HXS320F28034PNT

Haawking DSC2803X 数字信号控制器 数据手册 编号： 北京中科昊芯科技有限公司 2022 年 03 月 V1.3 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 历史版本记录 版本号 时间 起草/修改人 内容描述 审核人 批准人 V0.1 2021.1.19 吴军宁 初版，手册框架 V0.2 2021.1.29 吴军宁 V0.3 2021.2.5 吴军宁 增加模块功能描 述 增加模块功能描 述 V0.4 2021.2.26 吴军宁 V0.4.1 2021.2.26 吴军宁 V0.5 2021.4.26 吴军宁 V0.6 2021.4.27 徐伟,齐如士 增加存储映射和电 气特性 修复 IICboot 引脚错 误 整合 02x 文档修订 内容，添加 03x 相关 模块 修订 03X 相关表格 V0.7 2021.4.28 吴军宁 增加图注，修订格式 V0.8 2021.4.29 王继超 校对修订版 V0.9 2021.5.6 吴军宁 替换页眉 logo V1.0 2021.5.19 茹涵阳 更换图片，修改参数 周沈刚 V1.1 2021.5.20 茹涵阳 更换缎带图片 V1.2 2021.7.20 茹涵阳 修改部分参数 V1.2.1 2021.9.24 王继超 V1.3 2022.3.09 修改 PIE 表寄存器 的名称和地址 王继超，于燕， 1）增加 PIN64 说明 王思腾，于明舜 和产品名号 2）修改工具说明 1 / 97 吴军宁 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 目录 1.器件概述......................................................................................................................................... 5 1.1 产品特性................................................................................................................................. 5 1.2 应用......................................................................................................................................... 6 2.DSC28034 简介................................................................................................................................ 7 2.1 器件特性................................................................................................................................. 7 2.2 产品编码................................................................................................................................. 8 2.3 引脚分配................................................................................................................................. 9 2.4 信号说明............................................................................................................................... 10 3.功能概述....................................................................................................................................... 19 3.1 系统架构............................................................................................................................... 19 3.2 内存映射............................................................................................................................... 19 3.3 简要说明............................................................................................................................... 21 3.3.1 HXS320F2803x DSC.................................................................................................... 21 3.3.2 内存总线..................................................................................................................... 21 3.3.3 外设总线..................................................................................................................... 21 3.3.4 实时 JTAG 和分析....................................................................................................... 22 3.3.5 闪存............................................................................................................................. 22 3.3.6 M0、M1、L0、L1 SARAM............................................................................................ 22 3.3.7 引导 ROM...................................................................................................................... 23 3.3.8.1 JTAG 引导模式..................................................................................................23 3.3.8.2 GetMode 获取模式............................................................................................24 3.3.8.3 引导加载器使用的外设引脚........................................................................... 24 3.3.8 安全性......................................................................................................................... 24 3.3.9 外设中断扩展（PIE）模块....................................................................................... 25 3.3.10 外部中断（XINT1-XINT3）..................................................................................... 26 3.3.11 内部振荡器、外部振荡器和 PLL............................................................................ 26 3.3.12 看门狗....................................................................................................................... 26 3.3.13 外设时钟................................................................................................................... 26 3.3.14 低功耗模式............................................................................................................... 27 3.3.15 通用输入/输出（GPIO）复用器............................................................................. 27 3.3.16 32 位 CPU 定时器（0,1,2）................................................................................... 28 3.3.18 控制外设................................................................................................................... 28 3.3.19 串行端口外设........................................................................................................... 29 3.4 寄存器映射........................................................................................................................... 29 3.5 器件仿真寄存器...................................................................................................................30 2 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 3.6 中断系统............................................................................................................................... 31 3.7 LDO/VREG/BOR/POR............................................................................................................. 34 3.7.1 VREG............................................................................................................................ 34 3.7.1.1 使用片上 VREG..................................................................................................35 3.7.1.2 不使用片上 VREG..............................................................................................35 3.7.2 片上上电复位（POR）和掉电复位（BOR）电路....................................................35 3.8 系统控制............................................................................................................................... 36 3.8.1 内部零引脚振荡器..................................................................................................... 39 3.8.2 晶体振荡器选项......................................................................................................... 40 3.8.3 基于 PLL 的时钟模块................................................................................................. 41 3.9 低功耗模块........................................................................................................................... 41 4.外设............................................................................................................................................... 43 4.1 模拟器件............................................................................................................................... 43 4.1.1 特性............................................................................................................................. 43 4.1.2 ADC MUX 多路复选..................................................................................................... 47 4.1.3 比较器模块................................................................................................................. 47 4.2 同步串行通信接口（SPI）模块........................................................................................ 48 4.3 异步串行通信接口（SCI）模块........................................................................................ 51 4.4 本地互联网络（Lin）模块................................................................................................ 53 4.5 增强型控制器局域网络（eCAN）模块.............................................................................. 55 4.6 内部集成电路接口（I2C）模块........................................................................................ 58 4.7 增强型 PWM 模块（ePWM1/2/3/4/5/6/7）........................................................................ 61 4.8 高分辨率 PWM 模块（HRPWM）............................................................................................ 63 4.9 增强型脉冲捕获模块（eCAP）.......................................................................................... 64 4.10 高分辨率脉冲捕获模块（HRCAP）.................................................................................. 66 4.11 增强型正交编码器模块（eQEP）.................................................................................... 67 4.12JTAG 端口............................................................................................................................. 72 4.13 GPIO 控制寄存器...............................................................................................................74 4.14 直接存储访问存储单元（DMA）...................................................................................... 78 5.开发支持....................................................................................................................................... 83 5.1 集成开发环境 Haawking IDE............................................................................................. 83 5.2 仿真器................................................................................................................................... 84 5.2.1 简介............................................................................................................................. 84 5.2.2 概览............................................................................................................................. 84 5.2.2.1 特性.................................................................................................................... 85 5.3 串口下载器........................................................................................................................... 86 5.4 JTag 下载工具.....................................................................................................................87 3 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 6.电气规范....................................................................................................................................... 88 6.1 绝对最大额定值...................................................................................................................88 6.2 推荐工作条件.......................................................................................................................88 6.3 ESD 额定值........................................................................................................................... 89 6.4 电气特性............................................................................................................................... 89 6.5 功耗....................................................................................................................................... 91 6.6 散热设计考虑.......................................................................................................................92 7.热特性/机械数据......................................................................................................................... 93 7.1 LQFP80.................................................................................................................................. 93 7.2 TQFP64....................................................................................................................................... 94 8.参考文献....................................................................................................................................... 95 4 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 1.器件概述 1.1 产品特性 高能效 32 位处理器(H28x 内核)  主频 120MHz（周期 8.33ns）  哈佛(Harvard) 总线架构  硬件乘法/除法单元  4/6 通道高速 DMA  快速中断响应和处理  统一存储器编程模型  高效代码（使用 C/C++和汇编语言） 增强型控制外设  增强型脉宽调制器(ePWM)  高分辨率 PWM(HRPWM)  增强型捕获(eCAP)  高分辨率输入捕获(HRCAP)  增强型正交编码器脉冲（eQEP）  模数转换器(ADC)  片载温度传感器  比较器 芯片及系统开销  3.3V 单电源供电  无上电顺序要求  集成上电和掉电复位  代码安全模块  无模拟支持引脚 时钟和系统控制  两个内部 12MHz 零引脚振荡器  片载振荡器/外部时钟输入  看门狗定时器模组功能  支持锁相环路(PLL)倍频系数动态 调整 多达 45 个具有输入滤波功能、可单独编程 的多路复用 GPIO  可支持所有外设中断的外设中断扩 展(PIE)模块  三个 32 位 CPU 定时器  每个 ePWM 模块中包含独立的 32 位 定时器  片载存储器  闪存，SRAM，OTP，引导 ROM 可用 128 位安全密钥/锁  保护安全内存块  防止固件逆向工程  串行端口外设  一个 SCI(UART) 模块  两个 SPI 模块  一个内部集成电路(I2C)总线  一个本地互连网络(LIN)总线  一个增强型控制器局域网络(eCAN) 总线 高级仿真特性  分析和断点功能  封装选项  80 引脚薄型四方扁平 (LQFP) 封装  64 引脚 TQFP 封装  温度选项  工作温度: -40°至 105° 5 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 1.2 应用      电器 楼宇自动化 电动汽车、混合动力电动汽车（EV/HEV）动力传动 工厂自动化 电网基础设施 6 / 97      医疗、保健与健身 电机驱动器 电力传送 电信基础设施 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 2.DSC28034 简介 2.1 器件特性 功能 封装类型 时钟主频（MHz） 指令周期（ns） 硬件乘法/除法单元 片内闪存（Byte） 片载 SRAM（Byte） 代码安全 CSM 模块 引导 ROM 一次可编程 OTP 高速 DMA 模块通道 ePWM 模块 ePWM 通道 eCAP 模块 eQEP 模块 看门狗定时器 Msps 转换时间 12 位 ADC 通道 温度传感器 32 位 CPU 定时器 高分辨率 HRPWM 模块 高分辨率捕获模块 集成 DAC 的比较器 内部集成电路 I2C 增强型控制器局域网路 eCAN 本地互联网络 Lin 串行外设接口 SPI 串行通信接口 SCI GPIO IO 引脚 AIO 外部中断 电源电压（标称值） 工作温度 -40°至 105° 表 2-1 DSC2803x 产品特性 HXS320F28032 HXS320F28034 96 10.41ns 32-bit 256K 36K 支持 支持 8K 4 7 7×2 1 2 支持 3.12Msps 641ns（1） 16 支持 3 7 2 3 1 120 8.33ns 32-bit 256K 36K 支持 支持 8K 4 7 7×2 1 2 支持 3.12Msps 641ns（1） 16 支持 3 7 2 3 1 HXS320F28034 64 引脚 PAG TQFP 120 8.33ns 32-bit 256K 36K 支持 支持 8K 4 6 6×2 1 1 支持 3.12Msps 641ns（1） 14 支持 3 6 2 3 1 1 1 1 1 2 1 45 6 3 3.3v 支持 1 2 1 45 6 3 3.3v 支持 1 1 1 33 6 3 3.3v 支持 80 引脚 PN LQFP 80 引脚 PN LQFP （1）：ADC 主频=30MHz 时， 转换速率是 1.56Msps， 由于可以同时采样转换两个通道，故最高速率为 3.12Msps。 7 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 2.2 产品编码 8 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 2.3 引脚分配 下图所示为 DSC28034 80-pin LQFP 封装，引脚分配示意图。 图 2-1 DSC2803x 80 引脚 PN LQFP（顶视图） 下图所示为 DSC28034 64-pin TQFP 封装，引脚分配示意图。 9 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 A.引脚 15:VREFHI 和 ADCINA0 在 64 引脚 PAG 设备上共享相同的引脚，它们的使用是相互排斥的。 B.引脚 17:VREFLO 总是连接到 64 引脚 PAG 设备上的 VSSA。 图 2- 2 DSC28034 系列 TQFP64 引脚分布 2.4 信号说明 表 2-2 对这些信号进行了说明。 除 JTAG 引脚以外，引脚的 GPIO 功能是复位时的默 认功能，除非另外注明。下面列出的外设信号是供替换的功能。 有些外设功能并不在所有 10 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 器件上提供。详细信息请见表 2-1。输入是 3.63V 耐压（5V 耐压，仅限部分芯片型号）。 所有 GPIO 引脚为 I/O/Z 且有一个内部上拉电阻器，此内部上拉电阻器可每个引脚上有选 择性的启用/禁用。 这一特性只适用于 GPIO 引脚。PWM 引脚上的上拉电阻在复位时并不启 用。其它 GPIO 引脚上的上拉电阻复位时被启用。AIO 引脚没有内部上拉电阻。 表 2-2 信号说明 引脚编号 引脚名称 I/O/Z 80PIN 描述 64PIN JTAG JTAG 测试复位，内部下拉。 —————— T R S T 在高电平时进行扫描设备操作的系 统控制。如果此信号未连接或驱动为低电 平，设备在其功能模式下运行，测试复位信 号被忽略。 —————— —————— TRST 10 8 I TCK 见 GPIO38 I TMS 见 GPIO36 I TDI 见 GPIO35 I TDO 见 GPIO37 O/Z TEST2 XCLKOUT 38 30 见 GPIO18 注： T R S T 是一个在高电平有效的测试引 脚，在设备正常运行期间的任何时候必须为 低电平。此引脚上需要一个外部下拉电阻。 该电阻的值应该基于适用于设计的调试器 盒的驱动长度。 2.2K 电阻通常可提供足够的保护。由于这 是特定于应用程序的，因此昊芯建议验证每 个目标板，以使调试器和应用程序正常运行 见 GPIO38。内部上拉的 JTAG 测试时钟 见 GPIO36。内部上拉的 JTAG 测试模式选择 （TMS）。该串行控制输入在 TCK 的上升沿 输入 TAP 控制器 见 GPIO35。内部上拉的 JTAG 测试数据输入 （TDI）。 TDI 在 TCK 的上升沿输入选定的寄存器（指 令或数据） 见 GPIO37。JTAG 扫描输出，测试数据输出 （TDO）。 所选寄存器的内容（指令或数据）在 TCK 的 下降沿移出 TDO FLASH I/O 测试引脚。为 HX 保留。必须保持未连接 CLOCK 见 GPIO18.来自 SYSCLKOUT 的输出时钟。 XCLKOUT 也有 SYSCLKOUT 相同的频率，二分 频，四分频。这是由 XCLK 寄存器中的 1:0 O/Z （XCLKOUTDIV）位控制的。复位后，XCLKOUT ＝SYSCLKOUT/4。XCLKOUT 信号可以通过设 置 XCLKOUTDIV 为 3 来关闭。GPIO18 的复用 11 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 XCLKIN 见 GPIO19 和 GPIO38 Ｉ X1 52 41 I X2 51 40 O 控制也必须设置为 XCLKOUT，此信号才能传 播到引脚。 见 GPIO19 和 GPIO38.外部振荡器输入。 时 钟 的 引 脚 源 由 XCLK 寄 存 器 中 的 XCLKINSEL 位控制，GPIO38 是默认选择。该 引脚从外部 3.3V 振荡器馈入时钟。在这种 情况下，必须将 X1 引脚（如果可用）连接 到 GND，并且必须通过 CLKCTL 寄存器中的 第 14 位禁用片上晶体振荡器。如果使用了 晶体／谐振器，则必须通过 CLKCTL 寄存器 中的第 13 位禁用 XCLKIN 路径。 注意：使用 GPIO38／TCK／XCLKIN 引脚为正 常器件操作提供外部时钟的设计可能需要 结合一些挂钩，以在使用 JTAG 连接器进行 调试的过程中禁用该路径。这是为了防止与 TCK 信号争用该信号在 JTAG 调试会话期间 处于活动状态。在这段时间内，可以使用零 引脚内部振荡器为器件提供时钟。 片上 1.8V 晶体振荡器输入。 要使用此振荡器，必须在 X1 和 X2 之间连接 一个石英晶体或一个陶瓷谐振器。在这种情 况下，必须通过 CLKCTL 寄存器中的第 13 位 禁用 XCLKIN 路径。如果不使用该引脚，则 必须将其连接至 GND。 片上晶体振荡器输出。 要使用此振荡器，必须在 X1 和 X2 之间连接 一个石英晶体或一个陶瓷谐振器。如果 X2 没有使用，必须保持未连接。 设备复位和看门狗复位。昊芯设备具有内置 的上电复位（POR）和掉电复位（BOR）。 在上电或掉电情况下，该引脚被器件驱动为 低电平。外部电路也可以驱动该引脚以使器 件复位。当看门狗复位发生时，该引脚也被 MCU 驱动为低电平。在看门狗复位期间，在 ———— ———— XRS 引脚名称 9 7 引脚编号 I/O 512 个 OSCCLK 周期的看门狗复位期间，XRS 引脚被驱动为低电平。在 XRS 和 VDDIO 之见应 放置一个电阻值在 2.2K 和 10K 之间的电阻。 如果在 XRS 和 VSＳ之间放置一个电容器以进 行噪声过滤，则该电容器应为 100nＦ或更 小。这些值将使看门狗在断言看门狗复位后 在 512 个 OSCCLK 周期内将 XRS 引脚正确驱 动到 VOL。不管源是什么，设备复位都会导致 设备终止执行。程序计数器指向地址 0x7fb600 包含的地址。禁用复位后，将在 程序计数器指定的位置开始执行。该引脚的 输出缓冲器是带有内部上拉电阻的漏极开 路器件。如果该引脚由外部设备驱动，则应 使用漏极开路设备来完成。 I/O/Z 12 / 97 描述 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 PIN80 ADCINA7 ADCINA6 COMP3A AIO6 ADCINA5 ADCINA4 COMP2A AIO4 ADCINA3 ADCINA2 COMP1A AIO2 11 ADCINA1 17 12 13 14 15 16 PIN64 ADC,COMP ARATOR,ANALOG I/O 9 I ADC 组 A，输入通道 7 I ADC 组 A，输入通道 6 10 I 比较器输入 3A I/O 数字 AIO6 I ADC 组 A，输入通道 5 I ADC 组 A，输入通道 4 11 I 比较器输入 2A I/O 数字 AIO4 12 I ADC 组 A，输入通道 3 I ADC 组 A，通道 2 输入 13 I 比较器输入 1A I/O 数字 AIO2 14 I ADC 组 A，输入通道 1 ADC 组 A，输入通道 0 ADCINA0 18 15 VREFHI 19 15 ADCINB7 ADCINB6 COMP3B AIO14 ADCINB5 ADCINB4 COMP2B AIO12 ADCINB3 ADCINB2 COMP1B AIO10 ADCINB1 ADCINB0 30 24 29 23 28 - 27 22 26 21 25 20 24 23 19 18 VREFLO 22 17 VDDA 20 VSSA 16 17 21 注：VREFHI 和 ADCINA0 在 64 引脚 PAG 设备 I 上共享相同的管脚，它们的使用相互排斥。 注：VREFHI 和 ADCINA0 在 56 引脚 PAG 设备 上共享同一管脚，它们的使用相互排斥。 DC 外部参考高仅在处于 ADC 外部参考模式 时使用。见第 9.9.2.1 节，ADC， 注：VREFHI 和 ADCINA0 在 64 引脚 PAG 设备 I 上共享相同的引脚，它们的使用相互排斥。 注：VREFHI 和 ADCINA0 在 56 引脚 PAG 设备 上共享同一引脚，它们的使用相互排斥。 I ADC 组 B，输入通道 7 I ADC 组 B，输入通道 6 I 比较器输入 3B I/O 数字 AIO 14 I ADC 组 B，输入通道 5 I ADC 组 B，输入通道 4 I 比较器输入 2B I/O 数字 AIO12 I ADC 组 B，输入通道 3 I ADC 组 B，输入通道 2 I 比较器输入 1B I/O 数字 AIO 10 I ADC 组 B，输入通道 1 I ADC 组 B，输入通道 0 ADC 外部参考低 I 注：VREFLO 为始终连接到 64 引脚 PAG 设备 上和 56 引脚 RSH 设备上的 VSSA。 CPU 和 I/O 电源 模拟电源引脚。与接近 pi 的 2.2Uf 电容器 （典型）连接 模拟接地引脚 注意：VREFLO 始终连接到 64 引脚 PAG 设备 和 56 引脚 RSH 设备上的 VSSA。 13 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 VDD VDDIO 7 54 72 36 5 43 59 29 57 CPU 和逻辑数字电源引脚。使用内部 VREG 时，可在每个 VDD 引脚和接地高值电容器之 间放置一个 1.2uf 电容器。 数字 I/O 缓冲器和闪存电源引脚。启用 VREG 时，单一电源。在每个引脚上放置一个解耦 电容器。准确值应通过系统电压调节溶液确 定。 数字接地引脚 70 VSS ———————— VREGENZ GPIO0 EPWM1A GPIO1 EPWM1B COMP1OUT GPIO2 EPWM2A GPIO3 EPWM2B SPISOM1A COMP2OUT GPIO4 EPWM3A GPIO5 EPWM3B SPISIMOA ECAP1 GPIO6 EPWM4A EPWMSYNCI EPWMSYNCO 8 35 53 71 73 6 28 42 58 60 56 69 55 68 54 67 53 66 51 I/O/Z O 通用输入/输出 4 增强型 PWM3 输出 A 和 HRPWM 通道 - 50 I/O/Z O I/O I/O 一般输入/输出 5 增强型 PWM3 输出 B SPI—从机输入，主机输出 增强捕获输入/输出 1 39 I/O/Z O I O 通用输入/输出 6 增强型 PWM4 输出 A 和 HRPWM 通道 外部 ePWM 同步脉冲输入 外部 Epwm 同步脉冲输出 63 62 50 电压调节器控制信号 内部电压（VREG）通过内部下拉使能。直接 连接到 VSS（低）以使能内部 1.8V VREG。 I 直接连接到 VDDIO（高）以禁用 VREG，并使 用外部 1.8V 电源。 GPIO 和外部信号 I/O/Z 通用输入/输出 0 O 增强型 PWM1 输出 A 和 HRPWM 通道I/O/Z 通用输入/输出 1 O 增强型 PWM1 输出 B O 比较器 1 的直接输出 I/O/Z 通用输入/输出 2 O 增强的 PWM2 输出 A 和 HRPWM 通道 I/O/Z 通用输入/输出 3 O 增强型 PWM2 输出 B I/O SPI—从机输出，主机输入 O 比较器 2 的直接输出 14 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 GPIO7 EPWM4B SCIRXDA GPIO8 EPWM5A - 38 I/O/Z O I 通用输入/输出 7 增强型 PWM4 输出 B SCI-A 接收数据 - 35 I/O/Z O 通用输入/输出 8 增强型 PWM5 输出 A 和 HRPWM 通道 ADC 开始转换 A 49 43 —————————— O ADCSOCAO GPIO9 EPWM5B LINTXA HRCAP1 GPIO10 EPWM6A - 31 I/O/Z O O I 通用输入/输出 9 增强型 PWM5 输出 B LIN 传输 A 高分辨率输入捕获 1 52 I/O/Z O 通用输入/输出 10 增强型 PWM6 输出 A 和 HRPWM 通道 ADC 开始转换 B 39 65 —————————— O ADCSOCBO GPIO11 EPWM6B LINRXA HRCAP2 49 I/O/Z O I I 通用输入/输出 11 增强型 PWM6 输出 B LIN 接收 A 高分辨率输入捕获 2 37 I/O/Z I O I/O - I/O/Z I 通用输入/输出 12 行程区域输入 1 SCI-A 传输数据 SPI-B 从机输入，主机输出。 注：SPI-B 仅在 PN 包中提供。 通用输入/输出 13 行程区域输入 2 SPI-B 从机输出，主机输入 61 GPIO12 ———— TZ1 SCITXDA SPISIMOB 47 GPIO13 ———— TZ2 SPISOM1B 76 I/O GPIO14 - I/O/Z I O I/O 通用输入/输出 14 行程区域输入 3 LIN 传输 A SPI-B 时钟输入/输出 - I/O/Z I I I/O 通用输入/输出 15 行程区域输入 1 LIN 接收 SPI-B 从机传输使能输入/输出 36 I/O/Z I/O 通用输入/输出 16 SPI—从机输入，主机输出 行程区域输入 2 ———— TZ3 LINTXA SPICLKB 77 GPIO15 ———— TZ1 LINRXA 75 ———————— SPISTEB GPIO16 SPISIMOA - 46 ———— I TZ2 GPIO17 SPISOMIA ———— TZ3 34 42 I/O/Z I/O I 通用输入/输出 17 SPI—从机输出，主机输入 行程区域输入 3 15 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 GPIO18 SPICLKA LINTXA XCLKOUT 33 I/O/Z I/O O O/Z 44 I/O/Z 41 GPIO19 XCLKIN 55 ———————— SPISTEA LINRXA ECAP1 GPIO20 EQEP1A COMP1OUT GPIO21 EQEP1B COMP2OUT GPIO22 EQEP1S LINTXA GPIO23 EQEP1I LINRXA GPIO24 ECAP1 EQEP2A SPISIMOB GPIO25 EQEP2B SPISOMIB I/O I I/O 62 78 I/O/Z I O 63 I/O/Z I 79 O 1 1 I/O/Z I/O O 4 4 I/O/Z I/O I 64 I/O/Z I/O I I/O - I/O/Z 80 44 I I/O 通用输入/输出 18 SPI-A 时钟输入/输出 LIN 传输 由 SYSCLKOUT 导出的输出时钟。XCLKOUT 要 么 是 和 SYSCLKOUT 相 同 的 频 率 ， 要 么 是 SYSCLKOUT 频率的一半，要么是 SYSCLKOUT 频率的四分之一。这由 XCLK 寄存器中的 [1:0]XCLKOUTDIV 位 控 制 。 复 位 时 ， XCLKOUT=SYSCLKOUT/4。通过将 XCLKOUTDIV 设置为 3，可以关闭 XCLKOUT 信号。GPIO18 的 mux 控制也必须设置为 XCLKOUT，以便该 信号传播到引脚。 通用输入/输出 19 外部振荡器输入从该引脚到时钟块的路径 不由该引脚的 mux 功能选通。如果此路径用 于其他外设功能，则必须小心不要启用此路 径进行计时 SPI-A 从机传输使能输入/输出 LIN 接收 增强捕获输入/输出 1 通用输入/输出 20 增强型 QEP1 输入 A 比较器 1 的直接输出 通用输入/输出 21 增强型 QEP1 输入 B 比较器 2 的直接输出 通用输入/输出 22 增强 QEP1 选通 LIN 传输 通用输入/输出 23 增强型 QEP1 指数 LIN 接收 通用输入/输出 24 增强捕获输入/输出 1 增强型 QEP2 输入 A SPI-B 从机输入，主机输出。 注：SPI-B 仅在 PN 和 RSH 包中提供。 通用输入/输出 25 增强型 QEP2 输入 B SPI-B 从机输出，主机输入 16 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 GPIO26 HRCAP1 EQEP2S SPICLKB GPIO27 HRCAP2 EQEP2I - I/O/Z I I/O I/O 通用输入/输出 26 高分辨率输入捕获 1 增强型 QEP2 选通 SPI-B 时钟输入/输出 - I/O/Z I I/O I/O 通用输入/输出 27 高分辨率输入捕获 2 增强型 QEP2 指数 SPI-B 从机传输使能输入/输出 32 I/O/Z I I/OD I 通用输入/输出 28 SCI 接收数据 I2C 数据双向开漏端口 行程区域输入 2 27 I/O/Z O I/OD I 通用输入/输出 29 SCI 传输数据 I2C 时钟双向开漏端口 行程区域输入 3 26 I/O/Z I 通用输入/输出 30 CAN 接收 - 25 I/O/Z O 通用输入/输出 31 CAN 传输 - 2 I/O/Z I/OD I O 通用输入/输出 32 I2C 数据双向开漏端口 增强型 PWM 外部同步脉冲输入 ADC 开始转换 A 3 I/O/Z I/OD O O 通用输入/输出 33 I2C 时钟开漏双向端口 增强型 PWM 外部同步脉冲输出 ADC 开始转换 B 61 I/O/Z O 通用输入/输出 34 比较器 2 的直接输出 比较器 3 的直接输出 37 31 ——————— SPISTEB GPIO28 SCIRXDA SDAA 40 ———— TZ2 GPIO29 SCITXDA SCLA 34 ———— TZ3 GPIO30 CANRXA GPIO31 CANTXA GPIO32 SDAA EPWMSYNCI 33 32 2 —————————— ADCSOCAO GPIO33 SCLA EPWMSYNCO 3 —————————— ADCSOCBO GPIO34 COMP2OUT COMP3OUT 74 O GPIO35 TDI 47 59 GPIO36 TMS I 48 60 I/O/Z I/O/Z I 通用输入/输出 35 内部上拉的 JTAG 测试数据输入（TDI）。TDI 被计时到 TCLK 上升沿上的所选寄存器（指 令或数据）中 通用输入/输出 36 内部上拉的 JTAG 测试模式选择（TMS）。此 串行控制输入被时钟输入 TCK 上升边缘的 17 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 TAP 控制器 GPIO37 TDO 46 58 GPIO38 TCK XCKIN I/O/Z O/Z 45 57 I/O/Z I I GPIO39 GPIO40 EPWM7A GPIO41 EPWM7B GPIO42 COMP1OUT GPIO43 COMP2OUT GPIO44 - JTAG 扫描输出，测试数据输出（TDO）。所 选寄存器（指令或数据）的内容从 TCK（8mA 驱动器）下降沿的 TDO 中移出 通用输入/输出 38 内部上拉的 JTAG 测试时钟 外部振荡器输入。从该引脚到时钟块的路径 不受该引脚的 mux 功能选通。如果此路径用 于其他功能，则必须小心不要启用此路径进 行计时。 通用输入/输出 39 - - I/O/Z - I/O/Z O 通用输入/输出 40 增强型 PWM7 输出 A 和 HRPWM 通道 - - I/O/Z O 通用输入/输出 41 增强型 PWM7 输出 B - - I/O/Z 通用输入/输出 42 比较器 1 的直接输出 56 64 48 5 O - I/O/Z 6 O 45 通用输入/输出 37 I/O/Z 通用输入/输出 43 比较器 2 的直接输出 通用输入/输出 44 - 18 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 3.功能概述 3.1 系统架构 图 3-1 HXS320F2803X 芯片架构图 3.2 内存映射 表 3-1 Peripheral frame 0 模块内存映射 序号 1. 设备 地址范围（不含最高地址） 大小（Bytes） M0 0x00 0000~0x00 0800 2K 19 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 2. M1 0x00 0800~0x00 1000 Res. 0x00 1000~0x00 1400 3. ADC 0x00 1400~0x00 1800 1K 4. Timer/PIE 0x00 1800~0x00 1C00 1K 5. DMA 0x00 1C00~0x00 2000 1K Res. 0x00 2000~0x00 9000 6. CAN 0x00 9000~0x00 9400 1K 7. L0(0) 0x01 0000~0x01 4000(Dual Mapped) 16K 8. L1 0x01 4000~0x01 8000 16K Res. 0x01 8000~0x70 0000 Flash 0x70 0000~0x74 0000 256K OTP 0x7A 0000~0x7A 2000 8K Flash Register 0x7A F800~0x7A F900 256 L0(1) 0x7F 0000~0x7F 4000(Dual Mapped) 16K Res. 0x7F 4000~0x7F C000 Bootrom 0x7F 8000~0x80 0000 9. 10. 11. 2K 32K 表 3-2 peripheral frame 1 模块内存映射 序号 设备 地址范围（不含最高地址） 大小（Bytes） 1. Debug 0x00 A000~0x00 B000 4K 2. PWMx7 0x00 B000~0x00 B800 2K Res. 0x00 B800~0x00 C000 3. Comparatorx3 0x00 C000~0x00 C400 1K 4. LIN 0x00 C400~0x00 C800 1K Res. 0x00 C800~0x00 CC00 5. HRCAPx2 0x00 CC00~0x00 D000 1K 6. CAP 0x00 D000~0x00 D400 1K 7. QEPx2 0x00 D400~0x00 D800 1K 8. GPIO 0x00 D800~0x00 DC00 1K 9. SYSCtrl 0x00 DC00~0x00 E000 1K 表 3-3 peripheral frame 2 模块内存映射 序号 设备 地址范围（不含最高地址） 大小（Bytes） 1. SCI 0x00 E000~0x00 E400 1K 2. I2C 0x00 E400~0x00 E800 1K 3. SPIx2 0x00 E800~0x00 EC00 1K 20 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 Reserved 0x00 EC00~0x01 0000 3.3 简要说明 3.3.1 HXS320F2803x DSC HXS320F2803X DSC 系列是中科昊芯定点 DSC 平台上的最新产品，基于 RISC-V 开放指令 集架构 H28x。它是一款非常高效的 C/C++ 引擎，此引擎不但能够让用户能够用高级语言开 发他们的控制系统软件，还能够使用 C/C++开发数学算法。此器件在处理 DSP 算术任务时 与处理系统控制任务时同样有效，而系统控制任务通常由微控制器器件处理。这样的效率在 很多系统中省却了对第二个处理器的需要。 3.3.2 内存总线 与很多 DSP 类型器件一样，多总线被用于在内存和外设以及 CPU 之间移动数据。 HXS320F2803x 内存总线架构包含一个程序总线、数据总线和 DMA 总线。程序总线由 32 条地 址线路和 32 条数据线路组成。多总线结构，通常称为哈佛总线，使得 HXS320F2803x 能够在 一个单周期内取一个指令、读写一个数据值。对所有连接在内存总线上的外设和内存访问时 具有一定的优先级。总的来说，内存总线访问的优先级可概括如`下： 1、数据总线具有最高优先级； 2、程序总线和 DMA 总线具有较低的平等优先级。 3.3.3 外设总线 为了实现不同中科昊芯 DSP 系列器件间的外设迁移，HXS320F2803x 器件采用一个针对 外设互连的外设总线标准。外设总线桥复用了多种总线。 21 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 3.3.4 实时 JTAG 和分析 HXS320F2803x 器件使用标准的 IEEE1149.1 JTAG 接口。此外，器件支持实时运行模式， 在处理器正在运行、执行代码并且处理中断时，可修改存储器内容、外设寄存器内容。用户 也可以通过非时间关键代码进行单步操作，同时可在没有干扰的情况下启用即将被处理的时 间关键中断。此器件在 CPU 内硬件实现实时模式。这是 HXS320F2803x 器件的独特功能，无 需软件监控。此外，还提供了特别分析硬件以实现硬件断点或者数据/地址观察点的设置并 当一个匹配发生时生成不同的用户可选断点事件。 这些设备不支持边界扫描；但是，如果有 IDCODE 和旁路功能，则可用考虑到以下因素。 默认情况下 IDCODE 不提供。用户必须经过一系列的移位 IR 和移位 JTAG 的 DR 状态以获得 IDCODE。用于旁路指令，第一个移位的 DR 值将为 1。 3.3.5 闪存 HXS320F2803X 器件包含 256KB 的嵌入式闪存存储器，其地址范围为 0x70 0000-0x74 0000， 被分别放置在 128 个 2KB 扇区内。该器件还包含一个 8KB OTP 内存，其地址范围为 0x7A 0000-0x7A 2000。用户能够在不改变其它扇区的同时单独擦除、编辑和验证一个闪存扇区。 然而，不能使用闪存的一个扇区或者这个 OTP 来执行擦除/编辑其它扇区的闪存算法。 HXS320F2803X 器件提供了特殊内存流水线操作以使闪存模块实现更高的性能。闪存 /OTP 被映射到程序和数据空间；因此它可被用于执行代码或者存储数据信息。 地址 0x73 FFF0-0x73 FFFF 为数据变量保留且不能包含程序代码，此处为密码区。 3.3.6 M0、M1、L0、L1 SARAM 所有器件包含这四块单周期访问内存 M0、M1、L0、L1。M0 和 M1 块与所有其它 HXS320F2803X 器件上的内存块一样被映射到程序和数据空间。因此，用户能够使用 M0 和 M1 来执行代码或者存储数据变量。分区在连接器内执行。HXS320F2803X 器件提供了一个到编 22 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 程器的统一内存映射。这使得用高级语言编程变得更加容易。 HXS320F2803X 内置四个 SARAM 存储器：  M0：SARAM 2K x 8 bit (0-wait)：单端 SARAM，2Kx8bit 大小，映射到程序和数据地址 空间，既可用于执行程序又可用于存储器数据。  M1：SARAM 2K x 8 bit (0-wait)：单端 SARAM，2Kx8bit 大小，映射到程序和数据地址 空间，既可用于执行程序又可用于存储器数据。  SARAM（L0）：16K x 8 bit Secure (0-wait)：SARAM，同样映射到程序和数据存储器。  SARAM（L1）：16K x 8 bit (0-wait)：SARAM，同样映射到程序和数据存储器。 3.3.7 引导 ROM 引导 ROM 由厂家使用引导载入软件进行设定。引导 ROM 程序在器件复位并检查了几个 GPIO 引脚后执行以确定应该进入哪一个引导模式。例如，用户可以选择执行已经出现在内 部闪存中的代码或者通过几个串行端口中的一个将全新的软件下载至内部 RAM。还有其它的 引导模式。引导 ROM 还包含用于数学相关算法中的标准表，例如 SIN/COS 波形。 表格 3-4 引导模式选择 模式 GPIO37/TDO GPIO34/COMP2OUT /COMP3OUT 模式 3 1 1 0 取模式 (GetMode) 2 1 0 0 等待模式 1 0 1 0 SCI 模式 0 0 0 0 FLASH 启动 JTAG x x 1 JTAG 模式 TRSTn 3.3.8.1 JTAG 引导模式 当仿真器被连接时，GPIO37/TDO 引脚不能被用于引导模式选择。在这种情况下，引导 ROM 检测一个被连接的仿真器并使用 PIE 矢量表中两个被保留的 SARAM 位置内的内容来确 定引导模式。如果两个位置内的内容均无效，那么使用等待引导选项。可在仿真引导中访问 所有引导模式选项。 23 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 3.3.8.2 GetMode 获取模式 GetMode 的默认运行状态选项为引导至闪存。通过在 OTP 中设定两个位置，这个运行状 态能够被改变为其它的引导选项。如果两个 OTP 位置的内容均为无效，那么引导至闪存。可 指定下列加载器中的一个：SCI、SPI、I2C、CAN 或者 OTP。 3.3.8.3 引导加载器使用的外设引脚 表格 3-5 显示了每一个外设引导加载器所使用的 GPIO 引脚。 表格 3-5 外设引导加载引脚使用情况 引导加载器 SCI 外设加载器引脚 SCIRXDA (GPIO28) SCITXDA (GPIO29) 数据(GPIO31，30,5:0) 并行引导 HXS320F2803X 控制(AIO6) 主机控制(AIO12) SPISIMOA(GPIO16) SPI SPISOMIA(GPIO17) SPICLKA (GPIO18) —————— SPISTEA(GPIO19) IIC SDAA (GPIO28) SCLA (GPIO29) CAN CANRXA (GPIO30) CANTXA (GPIO31) 3.3.8 安全性 此器件支持高级安全性以保护用户固件不受反向工程的损坏。 这个安全性特有一个 128 位密码（针对 16 个等待状态的硬编码），此密码由用户编辑入闪存。一个代码安全模 块(CSM)用于保护闪存/OTP 和 L0SARAM 块。 这个安全特性防止未经授权的用户通过 JTAG 端口检查内存内容，从外部内存执行代码或者试图引导加载一些将会输出安全内存内容的恶 24 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 意软件。为了启用到安全块的访问，用户必须写入与存储在闪存密码位置内的值相匹配的正 确的 128 位 KEY（密钥）值。除了 CSM，仿真代码安全逻辑电路 (ECSL)也已经被实现来防止 未经授权的用户安全代码。 在仿真器连接时，任何对于闪存、用户 OTP，或者 L0 内存的 代码或者数据访问将触发 ECSL 错误并返回 0 值。 为了实现安全代码仿真，同时保持 CSM 安全内存读取，用户必须向 KEY 寄存器的低 64 位写入正确的值，这个值与存储在闪存密码 位置的低 64 位的值相符合。请注意仍须执行闪存内所有 128 位密码的读取。 如果密码位 置的低 64 位为全 1（未被编辑），那么无须符合 KEY 值。当使用闪存内设定的密码位置开 始调试一个器件时（也就是说，调试是安全的），仿真器需一些时间来控制 CPU。 在此期 间，CPU 将开始运行，并可能执行一个访问 受保护 ECSL 区的指令。 如果这一情况发生， ECSL 将发生错误并使仿真器读取返回 0。 这个问题有两个解决方案： 1. 首先是使用在等待中复位的仿真模式，该模式将保持器件在复位状态直到仿真器获 得控制权。仿真器必须支持此选项的这种模式。 2. 第二种选择是使用“分支至检查引导模式”引导选项。 这将进入一个路，并不断 轮询引导模式选择引脚。通过重新映射 PC 到另一个地址，或通过把引导模式选择引脚更改 为所需的引导模式，用户可以选择此引导模式，然后在仿真器被连接时退出这种模式。 注：  此处有关于 CSM 当代码安全密码被编辑时，0x73FFF0 到 0x73FFFC 间的所有地址不能被 用作程序代码或者数据。 这些位置必须被设定为 0xFFFFFFFF。 地址 0x73FFF0 - 0x73FFFC 为数据保留且不能包含程序代码。128 位密码（位于 0x73FFF0 0x73FFFF）不能被设定为全 0，否则将永久锁住此器件。 3.3.9 外设中断扩展（PIE）模块 PIE 块将许多中断源复用至中断输入的较小的集合中。PIE 块能够支持多达 96 个外设 中断。 在 HXS320F2803X 中，96 个中断中的 53 个被外设使用。96 个中断被分成 8 组，每组被 提供 12 个 CPU 中断线（INT1 或者 INT12）中的 1 个。96 个中断中的每一个中断由其存储在 一个可被用户写覆盖的专用 RAM 块中的矢量支持。在处理这个中断时，这个矢量由 CPU 自动 抽取。抽取这个矢量以及保存关键 CPU 寄存器将花费 8 个 CPU 时钟周期。 因此 CPU 能够对 中断事件作出快速响应。可以通过硬件和软件控制中断的优先级。每个中断都可以在 PIE 块 25 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 内启用或禁用。 3.3.10 外部中断（XINT1-XINT3） 器件 HXS320F2803X 支持三个屏蔽的外部中断（XINT1–XINT3）。选择用于下降，上升 或下降和上升边沿触发，也可以选择使能/禁用这些中断，它还包含一个 16 位自由运行计数 器，该计数器重置为零，可用于为中断准确地打上时间戳。没有用于外部中断的专用引脚， XINT1，XINT2 和 XINT3 中断可以配置为 GPIO0–GPIO31 引脚的输入。 3.3.11 内部振荡器、外部振荡器和 PLL 该器件可以由两个内部零引脚振荡器，一个外部振荡器或一个晶体连接到片上振荡器电 路，并提供了一个 PLL，最多可支持 12 个输入时钟缩放比例，PLL 比例可以在软件中即时更 改，从而使用户能够如果需要低功率运行，则按比例缩小工作频率，可以在旁路模式下设置 PLL 模块。 3.3.12 看门狗 每个 HXS320F2803X 器件包含一个看门狗电路——CPU 看门狗监视内核。用户软件必须 在特定的周期内定期复位 CPU 看门狗计数器；否则 CPU 看门狗将产生一个复位信号复位处理 器。如果需要可将 CPU 看门狗禁用。 3.3.13 外设时钟 在外设闲置时，到每一个独立外设的时钟可被启用或禁用以减少功耗。此外，到串行端 26 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 口（除了 I2C 之外）和 ADC 时钟的系统时钟可相对于 CPU 时钟进行缩放。这样可去除外设时 序到逐渐增加的 CPU 时钟速度的耦合。 3.3.14 低功耗模式 HXS320F2803X 器件是完全静态 CMOS 器件。提供三个低功耗模式：  IDLE：将 CPU 置于低功耗模式。可有选择性地关闭外设时钟并且只有那些在 IDLE 期间 必须运行的外设保持运行状态。来自使能外设的已启用的中断或者看门狗将处理器从 IDLE 模式中唤醒。  STANDBY：关闭到 CPU 和外设的时钟。在这个模式下振荡器和 PLL 仍然运行。一个外部 中断事件将唤醒处理器和外设。唤醒操作在检测到中断事件之后的下一个时钟周期执行。  HALT：该模式会关断器件并将器件置于尽可能低的功耗模式中。HALT 模式在内部零引 脚振荡器被用作时钟源时默认关闭。 为了防止这些振荡器被关闭，可配置 CLKCTL 寄存 器内的 INTOSCnHALTI 位。 这样零引脚振荡器可在这个模式下被用于为 CPU 看门狗计 时。如果片载晶体振荡器被用作时钟源，在这个模式中它将被关闭。在此模式下可由一 个复位信号或者外部信号（通过一个 GPIO 引脚）以及 CPU 看门狗唤醒。 在试图将器件置于 HALT 或者 STANDBY 模式前，CPU 时钟(OSCCLK)和 WDCLK 信号应来自 同一个时钟源。 3.3.15 通用输入/输出（GPIO）复用器 HXS320F2803X 大多数的外设信号与通用输入/输出(GPIO)信号复用。这个复用使得用户 能够在外设信号或者功能不使用时将一个引脚用作 GPIO。复位时所有 GPIO 引脚被配置为输 入。针对 GPIO 模式或者外设信号模式，用户能够独立设定每一个引脚。对于特定的输入引 脚，用户也可以选择输入限定周期的数量。这是为了过滤掉有害的噪音毛刺脉冲。GPIO 信 号也可被用于使器件脱离特定低功耗模式。 27 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 3.3.16 32 位 CPU 定时器（0,1,2） CPU 定时器 0、1 和 2 是完全一样的 32 位定时器，这些定时器带有可预先设定的周期和 16 位时钟预分频。此定时器有一个 32 位倒计数寄存器，此寄存器在计数器达到 0 时生成一 个中断。这个计数器的减量为被预分频值设置所分频的 CPU 时钟速度的值。当此计数器达到 0 时，它自动重新载入一个 32 位的周期值。 CPU 定时器 0 为通用定时器，并连接到 PIE 模块。CPU 定时器 1 同样为通用定时器，并 可以被连接到 CPU 的 INT13。CPU 定时器 2 为 DSC 预留，并且连接到 CPU 的 INT14。如果 DSC 未被使用，CPU 定时器 2 也可作为通用定时器使用。 CPU 定时器 2 可由下列任何一种方式进行计时：  SYSCLKOUT（默认）  内部零引脚振荡器 1(INTOSC1)  内部零引脚振荡器 2(INTOSC2)  外部时钟源 3.3.18 控制外设 HXS320F2803X 支持以下用于嵌入式控制和通信的外设：  ePWM：增强型 PWM 外设支持针对前缘/后缘边沿、被锁存的/逐周期机制的独立的/互补 的 PWM 生成，可调节死区生成。一些 PWM 引脚支持 HRPWM 高分辨率占空比和周期特性。 HXS320F2803X 器件上的类型 1 模块也支持增强型片上系统(SOC) 和中断生成和包括基 于比较器输出的触发功能的高级触发。  eCAP：此增强型捕获外设使用一个 32 位时基并在连续/单次捕获模式中记录多达四个可 编程事件。这个外设也被可被配置为生成一个辅助 PWM 信号。  eQEP：增强型 QEP 外设使用一个 32 位位置计数器，使用捕获单元和一个 32 位单元定时 器分别支持低速测量和高速测量。这个外设有一个看门狗定时器来检测电机停转和输入 错误检测逻辑电路来识别 QEP 信号中的同步边沿转换。  ADC：ADC 模块是一个 12 位转换器。根据器件的不同它有多达 16 个单端通道输出引脚。 它包含两个用于同步采样的采样保持单元。 28 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月  比较器：每个比较器块由一个模拟比较器连同一个为比较器的输入供电的内部 10 位基 准组成。  HRCAP：这个高分辨率捕捉外设通过一个为 HCCAPCLK 计时的 16 位计数器运行在正常捕 捉模式或者通过采用一个与校准库协同工作的内置校准逻辑运行在高性能捕获模式下。 3.3.19 串行端口外设      HXS320F2803X 器件支持下列的串行通信外设： SPI：SPI 是一个高速、同步串行 I/O 端口，此端口可在设定的位传输速率上将一个设 定长度（1 至 16 位）的串行比特流移入和移出器件。SPI 常用于 MCU 和外部外设或者其 它处理器之间的通信。典型应用包括外部 I/O 或者从诸如移位寄存器、显示驱动器和 ADC 等器件的外设扩展。多器件通信由 SPI 主控/受控操作支持。SPI 包含一个用于减 少中断处理开销的 4 级接收和发送 FIFO。 SCI：串行通信接口是一个两线制异步串行端口，通常被称为 UART。SCI 包含一个用于 减少中断处理开销的 4 级接收和发送 FIFO。 I2C：内部集成电路 (I2C) 模块提供一个 MCU 和其它器件（符合飞利浦半导体内部 IC 总线(I2C-bus) 规范版本 2.1 并由一个 I2C-bus 相连）间的接口。通过这个 I2C 模块， 连接在这个两线制总线上的外部组件能够发送 8 位数据到 MCU 或者从 MCU 接收 8 位数 据。I2C 包含一个用于减少中断处理开销的 4 级接收和发送 FIFO。 eCAN：这是 CAN 外设的增强型版本。它支持 32 个邮箱、消息时间戳并与 CAN 2.0B 兼 容。 LIN: LIN 1.3 或者 2.0 兼容外设可被配置为额外的 SCI 端口。 3.4 寄存器映射 名称 Flash 控制寄存器 CSM 寄存器 ADC 寄存器 ADC 结果寄存器（只 读） CPU 定时器 0/1/2 PIE 表 3-6 HXS320F2803X 寄存器映射表 地址范围 大小（字节） 0x7AF800—0x7AF900 256 0x7AF804—0x7AF810 12 0x1400—0x1498 152 0x149C—0x14D8 60 EALLOW 保护 是 是 ① 是 否 0x1800—0x1900 0x1900—0x1C00 否 ① 是 256 768 29 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 DMA 寄存器 eCAN-A 寄存器 eCAN-A 邮箱 RAM ePWM1+HRPWM1 ePWM2+HRPWM2 ePWM3+HRPWM3 ePWM4+HRPWM4 ePWM5+HRPWM5 ePWM6+HRPWM6 ePWM7+HRPWM7 比较器 1 比较器 2 比较器 3 LIN-A 寄存器 HRCAP1 HRCAP2 eCAP1 寄存器 eQEP1 寄存器 eQEP2 寄存器 GPIO 寄存器 系统控制寄存器 SCI-A 寄存器 IIC-A 寄存器 SPI-A 寄存器 SPI-B 寄存器 0x1C00—0x2000 0x9000—0x9064 0x9080—0x93FF 0xB000—0xB100 0xB100—0xB200 0xB200—0xB300 0xB300—0x4000 0xB400—0xB500 0xB500—0xB600 0xB600—0xB700 0xC000—0xC080 0xC080—0xC100 0xC100—0xC180 0xC400—0xC800 0xCC00—0xCC80 0xCC80—0xCD00 0xD000—0xD400 0xD400—0xD480 0xD480--0xD800 0xD800—0xDC00 0xDC00—0xE000 0xE000—0xE400 0xE400—0xE800 0xE800—0xE880 0xE880—0xEC00 1024 100 895 256 256 256 256 256 256 256 128 128 128 1024 128 128 1024 128 896 1024 1024 1024 1024 128 896 是 ① 是 否 ① 是 ① 是 ① 是 是① ① 是 是① 是① ① 是 是① 是① ① 是 是① ① 是 否 否 否 ① 是 是 否 否 否 否 注： 1 此寄存器为部分受 EALLOW 保护，即给部分位赋值需要提前开启 EALLOW。 说明： 1.如果寄存器受 EALLOW 保护，则在执行 EALLOW 指令之前，无法执行写操作。EDIS 指令禁 用写操作以防止杂散代码或指针损坏寄存器内容。 2.闪存寄存器也受到代码安全模块（CSM）的保护。 3.5 器件仿真寄存器 表 3-7 器件仿真寄存器映射 名称 DEVICECNF 地址范围 大小 0xDC80 4 字节 30 / 97 说明 设备配置寄存器 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 PARTID 0x7A3BFC 4 字节 芯片型号 CLASSID 0xDC84 4 字节 芯片系列号 REVID 0xDC88 4 字节 芯片版本号 3.6 中断系统 下图显示了各种中断源是如何复用的。 图 3-2 PIE 模块互联示意图 31 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 图 3-3 PIE 中断映射示意图 表 3-8 PIE 外设中断向量表 中断向 量入口 0x1800 INT1.y INTx.8 INTx.7 INTx.6 INTx.5 INTx.4 INTx.3 INTx.2 INTx.1 WAKEINT (LPM/WD) 0x21C 0x25C HRCAP2_I NT (HRCAP2) 0x27C Reserved 0x29C Reserved 0x2BC Reserved 0x2DC Reserved 0x2FC TINT0 (TIMER0) 0x218 EPWM7_TZI NT (ePWM7) 0x238 EPWM7_INT (ePWM7) 0x258 HRCAP1_IN T (HRCAP1) 0x278 Reserved 0x298 Reserved 0x2B8 Reserved 0x2D8 Reserved 0x2F8 ADCINT9 (ADC) 0x214 EPWM6_TZI NT (ePWM6) 0x234 EPWM6_INT (ePWM6) 0x254 XINT2 Ext int 2 0x210 EPWM5_TZI NT (ePWM5) 0x230 EPWM5_INT (ePWM5) 0x250 XINT1 Ext int 1 0x20C EPWM4_TZI NT (ePWM4) 0x22C EPWM4_INT (ePWM4) 0x24C Reserved 0x208 EPWM3_TZI NT (ePWM3) 0x228 EPWM3_INT (ePWM3) 0x248 ADCINT2 （ADC） 0x204 EPWM2_TZI NT (ePWM2) 0x224 EPWM2_INT (ePWM2) 0x244 ADCINT1 (ADC) 0x200 EPWM1_TZI NT (ePWM1) 0x220 EPWM1_INT (ePWM1) 0x240 Reserved Reserved Reserved Reserved Reserved ECAP1_INT 0x268 Reserved 0x288 SPIRXINTB (SPI-B) 0x2A8 DINTCH3 (DMA) 0x2C8 Reserved 0x2E8 0x264 EQEP2_INT (eQEP2) 0x284 SPITXINTA (SPI-A) 0x2A4 DINTCH2 (DMA) 0x2C4 I2CINT2A (I2C-A) 0x2E4 (ECAP1) 0x260 EQEP1_INT (eQEP1) 0x280 SPIRXINTA (SPI-A) 0x2A0 DINTCH1 (DMA) 0x2C0 I2CINT1A (I2C-A) 0x2E0 Reserved 0x270 Reserved 0x290 Reserved 0x2B0 Reserved 0x2D0 Reserved 0x2F0 ECAN0_INT A 0x26C Reserved 0x28C SPITXINTB (SPI-B) 0x2AC DINCH4 (DMA) 0x2CC Reserved 0x2EC Reserved 0x274 Reserved 0x294 Reserved 0x2B4 Reserved 0x2D4 Reserved 0x2F4 ECAN1_INT A LIN1_INTA LIN0_INTA SCITXINTA SCIRXINTA - - (CAN-A) (CAN-A) (LIN-A) (LIN-A) (SCI-A) (SCI-A) 0x31C 0x318 0x314 0x310 0x30C 0x308 0x304 0x300 ADCINT8 ADCINT7 ADCINT6 ADCINT5 ADCINT4 ADCINT3 ADCINT2 ADCINT1 (ADC) 0x33C Reserved (ADC) 0x338 Reserved (ADC) 0x334 Reserved (ADC) 0x330 Reserved (ADC) 0x32C Reserved (ADC) 0x328 Reserved (ADC) 0x324 Reserved (ADC) 0x320 Reserved INT2.y Reserved INT3.y 0x23C Reserved INT4.y INT5.y INT6.y INT7.y INT8.y INT9.y INT10. y INT11. 32 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 y INT12. y INT13. y INT14. y 0x35C 0x358 0x354 0x350 0x34C 0x348 0x344 0x340 Reserved Reserved Reserved Reserved Reserved Reserved Reserved XINT3 0x37C 0x378 -0x374 0x370 0x36C 0x368 0x364 Ext int3 0x360 Reserved Reserved Reserved Reserved Reserved Reserved Reserved TIMER1 0x39C 0x398 0x394 0x390 0x38C 0x388 0x384 (TIMER) 0x380 Reserved Reserved Reserved Reserved Reserved Reserved Reserved TIMER2 0x3BC 0x3B8 0x3B4 0x3B0 0x3AC 0x3A8 0x3A4 (TIMER) 0x3A0 表 3-9 PIE 配置和控制寄存器（基地址为 0x1800） 名称 偏移地址 描述 PIECTRL 0x100 PIE 控制寄存器 PIEACK 0x104 PIE 确认寄存器 PIEIER1 0x108 PIE,中断第 1 组使能寄存器 PIEIFR1 0x10C PIE 中断第 1 组标志寄存器 PIEIER2 0x110 PIE 中断第 2 组使能寄存器 PIEIFR2 0x114 PIE 中断第 2 组标志寄存器 PIEIER3 0x118 PIE 中断第 3 组使能寄存器 PIEIFR3 0x11C PIE 中断第 3 组标志寄存器 PIEIER4 0x120 PIE 中断第 4 组使能寄存器 PIEIFR4 0x124 PIE 中断第 4 组标志寄存器 PIEIER5 0x128 PIE 中断第 5 组使能寄存器 PIEIFR5 0x12C PIE 中断第 5 组标志寄存器 PIEIER6 0x130 PIE 中断第 6 组使能寄存器 PIEIFR6 0x134 PIE 中断第 6 组标志寄存器 PIEIER7 0x138 PIE 中断第 7 组使能寄存器 PIEIFR7 0x13C PIE 中断第 7 组标志寄存器 33 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 PIEIER8 0x140 PIE 中断第 8 组使能寄存器 PIEIFR8 0x144 PIE 中断第 8 组标志寄存器 PIEIER9 0x148 PIE 中断第 9 组使能寄存器 PIEIFR9 0x14C PIE 中断第 9 组标志寄存器 PIEIER10 0x150 PIE 中断第 10 组使能寄存器 PIEIFR10 0x154 PIE 中断第 10 组标志寄存器 PIEIER11 0x158 PIE 中断第 11 组使能寄存器 PIEIFR11 0x15C PIE 中断第 11 组标志寄存器 PIEIER12 0x160 PIE 中断第 12 组使能寄存器 PIEIFR12 0x164 PIE 中断第 12 组标志寄存器 XINT1CR 0x168 外部中断 1 配置寄存器 XINT2CR 0x16C 外部中断 2 配置寄存器 XINT3CR 0x170 外部中断 3 配置寄存器 XINT1CTR 0x174 外部中断 1 计数器寄存器 XINT2CTR 0x178 外部中断 2 计数器寄存器 XINT3CTR 0x17C 外部中断 3 计数器寄存器 3.7 LDO/VREG/BOR/POR 虽然核心和 I/O 电路在两种不同的电压下工作，但这些设备具有片上稳压器（VREG）从 VDDIO 电源产生 VDD 电压。这消除了在应用板上使用第二个外部稳压器的成本和空间。此外，内 部上电复位（POR）在通电和运行模式下，掉电复位（BOR）电路同时监视 VDD 和 VDDIO 轨道。 3.7.1 VREG 34 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 线性稳压器从 VDDIO 电源产生核心电压（VDD）。因此，尽管每个 VDD 引脚上都需要电容器 来稳定所产生的的电压，但并不需要向这些引脚供电来操作设备。相反，如果电源或冗余成 为应用程序的主要考虑因素，，则可以禁用 VREG。 3.7.1.1 使用片上 VREG 为了采用片载 VREG，VREGNZ 引脚应该被接至低电平并且适当的建议运行电压应该被用 于 VDDA 和 VDDIO 引脚。在这个情况下，内核逻辑所需的 VDD 电压将由 VREG 生成。为了实现 VREG 正确的调节，每一个 VDD 引脚需要电容值为 1.2μF 的电容器。这些电容应该被放置在尽可能 接近 VDD 引脚的位置。 3.7.1.2 不使用片上 VREG 为了节约能耗，也可禁用片载 VREG 并使用一个效率更高的外部稳压器将内核逻辑电压 提供给 VDD 引脚。为了启用这个选项，VREGNZ 引脚必须被接至高电平。 3.7.2 片上上电复位（POR）和掉电复位（BOR）电路 两个片上监控电路，上电复位（POR）和掉电复位（BOR）从应用板上移除了监控 VDD 和 VDDIO 电源的负担。POR 的目的是在整个上电过程中，在整个设备中创建一个干净的复位。此 触发点是一个非固定的，比 BOR 更低的触发点，将在器件运行期间监视 VDD 或 VDDIO 电源轨道 的骤减操作 POR 功能总是出现在 VDD 和 VDDIO 电源轨道上。设备首次上电后 BOR 功能总是出现 在 VDDIO 上，并且当内部 VREG 启用时，出现在 VDD 上（VREGENZ 引脚被接至低电平）。当其中一 个电压低于它们各自的触发点时两个功能连接至 XRS 引脚低电平。此外，当内部电压稳压器 被启用时，一个过压保护电路将连接至 XRS 低电平，此时 VDD 电源轨道上升至高于其触发点。 图 3-4 显示 VREG、POR 和 BOR。 35 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 图 3-4 VREG+POR+BOR+复位信号连接 A. WDRST 为从 CPU-看门狗发出的复位信号 B. PBRS 是从 POR/BOR 发出的复位信号 3.8 系统控制 这一部分对振荡器和时钟机制、看门狗功能以及低功耗模式进行了说明。 所有系统控制寄存器都是 EALLOW-protected 寄存器，系统控制寄存器的基址地址为： 0x0000DC00 表 3-10 系统控制寄存器映射 地址偏移 寄存器 描述 0h XCLK XCLKOUT/XCLKIN 时钟控制 4h PLLSTS PLL 状态寄存器 8h PCLKCR0 外设时钟控制寄存器 0 ch PCLKCR1 外设时钟控制寄存器 1 10h PCLKCR2 外设时钟控制寄存器 2 14h PCLKCR3 外设时钟控制寄存器 3 36 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 18h LOSPCP 低速外设时钟预分频寄存器 1ch INTOSC1TRIM 内部晶振校准寄存器 1 20h INTOSC2TRIM 内部晶振校准寄存器 2 24h CLKCTL 时钟控制寄存器 28h PLLCR PLL 控制寄存器 2ch PLLLOCKPRD PLLLOCKPRD 寄存器 30h LPMCR0 低功耗模式控制寄存器 34h SCSR 系统控制状态寄存器 38h WDCNTR 看门狗计数器寄存器 3ch WDKEY 看门狗复位秘钥寄存器 40h WDCR 看门狗控制寄存器 44h JTAGDEBUG JTAG 控制寄存器 60h BORCFG BOR 配置寄存器 80h DEVICECNF 器件配置寄存器 84h CLASSID CLASSID 寄存器 88h REVID 芯片版本寄存器 注 1：这个表中的所有寄存器是受 EALLOW 保护的。 37 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 图 3-3 时钟及复位域 38 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 图 3-4 时钟树 A. 由 OTP 中的校正程序载入寄存器 3.8.1 内部零引脚振荡器 HXS320F2803X 器件包含两个独立的内部零引脚振荡器。默认情况下两个振荡器在上电 时全都打开，此时内部振荡器 1 是默认时钟源。为了降低功耗，用户可将不使用的振荡器关 断。这些振荡器的中心频率由它们各自的振荡器调整寄存器决定，此寄存器在校准例程中被 写入作为引导 ROM 执行的一部分。 39 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 3.8.2 晶体振荡器选项 片上晶体振荡器 X1 和 X2 引脚为 1.8V 电平信号，并且绝对不能为 3.3V 电平 如果将系 统 3.3V 外部振荡器用作时钟源，则应将 XCLKIN 用作时钟源。X1 引脚不打算用作单端时钟 输入，它是应与 X2 和晶体一起使用。 外部石英晶体的典型规格（基本模式，并联谐振）在以下列表中列出。此外，ESR 范围 = 30 至 150Ω。 表格 3-11 外部石英晶体的典型规格 频率（MHz） Rd(Ω) CL1(pF) 5 2200 18 10 470 15 15 0 15 20 0 12 注：Cshunt 应该小于或等于 5pF。 CL2(pF) 18 15 15 12 图 3-5 使用片上晶体振荡器  CL1 和 CL2 是电路板和不包括电容的组件的总电容，该值通常约为晶体负载值的两倍 电容。  晶体的负载电容在晶振制造商的晶体规格中有所描述。  中科昊芯建议客户让谐振器/晶体供应商来表征他们的设备使用 MCU 芯片进行操作。 谐振器/晶体供应商拥有调整震荡电路的设备和专业知识。供应商还可以建议 客户 关于适当的元器件值将产生正确的启动整个工作范围内的稳定性。 图 3-6 使用 3.3v 片外晶体振荡器 40 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 3.8.3 基于 PLL 的时钟模块 HXS320F2803X 有一个基于片载 PLL 的时钟模块。这个模块为器件提供所有需要的时钟 信号以及对进入低功耗模式的控制。PLL 有一个 4 位比率控制 PLLCR[DIV]来选择不同的 CPU 时钟速率。在写入 PLLCR 寄存器之前，看门狗模块应该被禁用。在 PLL 模式稳定后，它可 被重新启用（如果需要的话），重新启用的时间为 1ms。输入时钟和 PLLCR[DIV]位的选择方 法应该是在 PLL(VCOCLK)的输出频率至少为 50MHz 的时候再选择。 3.9 低功耗模块 HXS320F2803X 处理器的低功耗模式如下： 表 3-12 低功耗模式列表 模式 IDLE LPMCR0[1:0] 00 OSCCLK On CLKIN On SYSCLKOUT On STANDBY 01 Off Off HALT 1X On (看门狗还 在运行) Off (OSC 和 PLL 关断，看门 狗停止) Off Off Exit XRS， 看门狗中断， 任何中断 XRS， 看门狗中断， GPIO 端口 A 信号， XRS， GPIO 端口 A 信号， 在各种低功耗模式下，处理器进行的操作如下表所示：  IDLE 模式：通过任一被启用的中断或者一个被处理器识别的 XNMI 来退出此模式。LPM 块在这个模式期间，在 LPMCR0(LPM)位被设定为 0，0 时，LPM 块不执行任何任务。  STANDBY 模式：任何一个 GPIO 端口 A 信号(GPIO[31:0])能够将器件从 STANDBY 模式中 唤醒。用户必须通过 GPIOLPMSEL 寄存器选择哪一个信号将器件唤醒。所选的信号在经 过 LPMCR0 寄存器中设定 OSCCLK 的数量时钟后，在合格时间内被取值。  HALT 模式：CPU 看门狗，XRS 和任何一个 GPIO 端口 A 信号(GPIO[31:0])可将器件从 HALT 模式中唤醒。用户在 GPIOLPMSEL 寄存器中选择信号。 HXS320F2803X 处理器提供了两种选项在没有外部激励的情况下，可自动从 HALT 和 STANDBY 模式唤醒  从 HALT 模式唤醒：将 CLKCTL 寄存器中 WDHALTI 位置 1，通过处理器看门狗复位将处理 41 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 器从 HALT 模式唤醒。WDCR 寄存器中的 WDFLAG 位用来区别处理器的看门狗复位和设备 复位。  从 STANDBY 模式唤醒：将寄存器 LPMCR0 中的 WDINTE 位置 1，通过 WAKEINT 中断将处理 器从 STANDBY 模式唤醒。 42 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 4.外设 4.1 模拟器件 图 4-1 显示了模拟器件与 HXS320F2803x 系统其余部分的交互。 图 4-1 模拟引脚配置 4.1.1 特性 ADC 的核包含一个 12 位转换器,转换器由两个采样保持电路供电。采样保持电路可以同 时采样，也可以按顺序采样。ADC 总共有多达 16 个模拟输入通道。转换器可被配置为使用 一个内部带隙基准来创建真正的基于电压的转换。 与之前的 ADC 类型不同此 ADC 不是基于序列器的。用户很容易从单个触发器创建一系列 转换。然而，操作的基本原理是围绕配置的单个转换的开始，称为 SOC 或转换的开始。 43 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 ADC 模块的功能包括： 内置双采样保持（S/H）的 12 位 ADC 核心 同时采样或顺序采样模式全量程模拟输入：0V 至 3.3V 固定。模拟输入的数字值 电压由以下公式得出： 当 输入≤0V， 数字值 = 0 当 0V＜输入＜3.3 V， 数字值 = 4096 × 当 输入≥3.3 V， 数字值 = 4095 模拟输入电压− ������ 3.3 • 最多 16 通道，多路输入 • 16 个 SOC，可配置触发器、采样窗口和通道 • 16 个结果寄存器（可单独寻址），用于存储转换值 • 多触发源 – 软件–软件立即启动 – ePWM 1–7 – GPIO XINT2 – CPU 计时器 0/1/2 – ADC 中断 1/2 • 9 个灵活的 PIE 中断，可配置任意转换后的中断请求 名称 ADCCTL1 ADCCTL2 ADCINTFLG ADCINTFLGCLR ADCINTOVF ADCINTOVFCLR INTSEL1N2 INTSEL3N4 INTSEL5N6 INTSEL7N8 表 4-1 ADC 配置和控制寄存器 地址 EALLOW 保护 描述 0x1400 是的 控制 1 寄存器 0x1404 是的 控制 2 寄存器 0x1408 不 中断标志寄存器 0x140C 不 中断标志清除寄存器 0x1410 不 中断溢出寄存器 0x1414 不 中断溢出清除寄存器 0x1418 是的 中断 1 和 2 选择寄存器 0x141C 是的 中断 3 和 4 选择寄存器 0x1420 是的 中断 5 和 6 选择寄存器 0x1424 是的 中断 7 和 8 选择寄存器 44 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 INTSEL9N10 SOCPRICTL ADCSAMPLEMODE ADCINTSOCSEL1 ADCINTSOCSEL2 ADCSOCFLG1 ADCSOCFRC1 ADCSOCOVF1 ADCSOCOVFCLR1 ADCSOC0CTL ~ADCSOC15CTL ADCREFTRIM ADCOFFTRIM COMPHYSTCTL ADCREV 名称 ADCRESULT0~ 0x1428 是的 中断 9 选择寄存器（保留中断 10 选择） 0x142C 是的 SOC 优先级控制寄存器 0x1430 是的 采样模式寄存器 0x1434 是的 中断 SOC 选择 1 寄存器（8 通道） 0x1438 是的 中断 SOC 选择 2 寄存器（8 通道） 0x143C 不 SOC 标志 1 寄存器（16 通道） 0x1440 不 SOC 力 1 寄存器（16 通道） 0x1444 不 SOC 溢出 1 寄存器（用于 16 通道） 0x1448 不 SOC 溢出清除 1 寄存器（用于 16 通道） 0x144C –0x1488 是的 SOC0 控制寄存器到 SOC15 控制寄存器 0x148c 是的 无效 0x1490 是的 偏移微调寄存器 0x1494 是的 比较器滞后控制寄存器 0x1498 不 ADC 版本号 ADC 结果寄存器寄存器 地址 EALLOW 保护 0x149C 至 0x14D8 否 ADCRESULT15 45 / 97 描述 ADC 结果寄存器 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 图 4-2 ADC 模块连接图 ADC 连接（如果未使用 ADC） 中科昊芯建议保持模拟电源引脚的连接，即使未使用 ADC。下面是一个如果应用程序中 未使用 ADC，则应如何连接 ADC 引脚的摘要： •VDDA–连接到 VDDIO •VSSA–连接到 VSS •VREFLO–连接到 VSS •ADCINAn、ADCINBn、VREFHI–连接到 VSSA 在应用中使用 ADC 模块时，未使用的 ADC 输入引脚应连接到模拟地（VSSA）。 注意： 与 AIO 功能多路复用的未使用的 ADCIN 引脚不应直接连接到模拟地。它们应通过 1-kΩ 电阻器接地。这是为了防止错误代码将这些引脚配置为 AIO 输出，并将接地引脚驱动到逻辑 高状态。 当不使用 ADC 时，确保 ADC 模块的时钟未打开以实现节能。 46 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 4.1.2 ADC MUX 多路复选 ADC 通道和比较器功能始终可用。数字 I/O 功能仅在以下情况下可用 AIOMUX1 寄存器中 的相应位为 0。在这种模式下，读取 AIODAT 寄存器反映实际的 pin 状态。 当 AIOMUX1 寄存器中的相应位为 1 时，数字 I/O 功能被禁用。在此模式下，读取 AIODAT 寄存器反映 AIODAT 寄存器的输出锁存，并且输入数字 I/O 缓冲区被禁用防止模拟信号产生 噪音。 复位时，数字功能被禁用。如果引脚用作模拟输入，用户应保留 AIO 该 pin 的功能已禁 用。 图 4-8 AIOx 引脚复用 4.1.3 比较器模块 下图显示了比较器模块与系统其余部分的交互。 47 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 图 4-9 比较器模块结构框图 名称 表 4-3 比较器模块寄存器映射 比较器 1 比较器 2 比较器 3 COMPCTL 0xC000 0xC080 0xC100 EALLOW 保 护 是的 COMPSTS 0xC004 0xC084 0xC104 不 DACCTL 0xC008 0xC088 0xC108 不 DACVAL 0xC00C 0xC08C 0xC10C 不 RAMPMAXREF_ACTIVE 0xC010 0xC090 0xC110 不 RAMPMAXREF_SHDW 0xC014 0xC094 0xC114 不 RAMPDECVAL_ACTIVE 0xC018 0xC098 0xC118 不 RAMPDECVAL_SHDW 0xC01C 0xC09C 0xC11C 不 RAMPSTS 0xC020 0xC0A0 0xC110 不 DACEX 0xC024 0xC0A4 0xC114 不 注释：比较器 2 仅适用于 80 针 PT 封装。 4.2 同步串行通信接口（SPI）模块 48 / 97 描述 比较器控制 寄存器 比较器状态 寄存器 DAC 控制寄 存器 DAC 值寄存 器 斜坡发生器 最大值 参考（活动） 寄存器 斜坡发生器 最大值 参考（阴影） 寄存器 斜坡发生器 衰减值 （活动）寄存 器 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 HXS320F2803X 器件包括 2 个四引脚的同步串行通信接口(SPI)模块。SPI 是一个高速、 同步串行 I/O 端口，此端口可在设定的位传输速率上将一个设定长度（1 至 16 位）的串行 比特流移入和移出器件。通常，SPI 用于 DSP 和外部外设或者其它处理器之间的通信。典型 应用包括外部 I/O 或者从诸如移位寄存器、显示驱动器和 ADC 等器件的外设扩展。多器件 通信由 SPI 的主控/受控操作支持。 SPI 模块的特性包括：  四个外部引脚：  SPISOMI：SPI 从器件输出/主器件输入引脚  SPISIMO：SPI 从器件输入/主器件输出引脚  SPISTE：SPI 从器件发送使能引脚  SPICLK：SPI 串行时钟引脚 注释：如果 SPI 模块未被使用，所有四个引脚可被用作 GPIO。  两个运行模式：主机模式和从机模式  波特率：共 125 个可编程的不同波特率以供使用。计算公式为： 当 SPIBRR = 3 到 127 时： SPI 波特率 = 当 SPIBRR = 0，1，或 2 时： 其中： LSPCLK （SPIBRR + 1） SPI 波特率 = LSPCLK 4 LSPCLK = 设备低速外设时钟频率 SPIBRR = SPI 主机的 SPIBRR 的值  数据字长度：1~16 数据位  包括 4 种时钟模式（由时钟极性和时钟相位的位控制）：  无相位延迟的下降沿：SPICLK 高电平有效。SPI 在 SPICLK 信号的下降沿上发 送数据，而在 SPICLK 信号的上升沿上接收数据。  有相位延迟的下降沿：SPICLK 高电平有效。SPI 在 SPICLK 信号下降沿的一半 周期之前发送数据，而在 SPICLK 信号的下降沿上接收数据。  无相位延迟的上升沿：SPICLK 低电平无效。SPI 在 SPICLK 信号的上升沿上发 送数据，而在 SPICLK 信号的下降沿上接收数据。 49 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月  有相位延迟的上升沿：SPICLK 低电平无效。SPI 在 SPICLK 信号下降沿之前的 半个周期发送数据，而在 SPICLK 信号的上升沿上接收数据。  同时接收和发送操作（发送功能可在软件中被禁用）  通过中断驱动或者轮询算法来完成发射器和接收器运行  9 个 SPI 模块控制寄存器：位于控制寄存器内，帧开始地址 7040h。 增强型特性：  4 级发送/接收 FIFO  经延迟的发送控制  支持双向 3 线 SPI 模式  借助 SPISTE 翻转的音频数据接收支持 表格 4-4 SPI-A 寄存器 寄存器 地址 寄存器描述 SPICCR SPICTL 0xE800h SPI-A 配置控制寄存器 0xE804h SPI-A 运行控制寄存器 SPISTS 0xE808h SPI-A 状态寄存器 SPIBRR 0xE80Ch SPI-A 波特率寄存器 SPIRXEMU 0xE810h SPI-A 接收仿真缓存寄存器 SPIRXBUF 0xE814h SPI-A 串行输入缓存寄存器 SPITXBUF 0xE818h SPI-A 串行输出缓存寄存器 SPIDAT 0xE81Ch SPI-A 串行数据寄存器 SPIFFTX 0xE820h SPI-A FIFO 发送寄存器 SPIFFRX 0xE824h SPI-A FIFO 接收寄存器 SPIFFCT 0xE828h SPI-A FIFO 控制寄存器 SPIPRI 0xE82Ch SPI-A 优先级控制寄存器 表格 4-5 SPI-B 寄存器 寄存器 地址 寄存器描述 SPICCR 0xE880h SPI-B 配置控制寄存器 SPICTL 0xE884h SPI-B 运行控制寄存器 SPISTS 0xE888h SPI-B 状态寄存器 SPIBRR 0xE88Ch SPI-B 波特率寄存器 SPIRXEMU 0xE890h SPI-B 接收仿真缓存寄存器 SPIRXBUF 0xE894h SPI-B 串行输入缓存寄存器 SPITXBUF 0xE898h SPI-B 串行输出缓存寄存器 50 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 SPIDAT 0xE89Ch SPI-B 串行数据寄存器 SPIFFTX 0xE8A0h SPI-B FIFO 发送寄存器 SPIFFRX 0xE8A4h SPI-B FIFO 接收寄存器 SPIFFCT 0xE8A8h SPI-B FIFO 控制寄存器 SPIPRI 0xE8ACh SPI-B 优先级控制寄存器 4.3 异步串行通信接口（SCI）模块 SCI 的基本功能如下：  对外两个数据信号与 GPIO 复用：SC ITXD（Output）；SCIRXD（input）；  波特率通过 16bit 寄存器可配置；  数据格式：start（1bit）+data（1~8bit 可配置）+地址数据标示（1bit，仅 address mode）奇偶位（奇/偶/无）+结束位（1/2 bit）  四种错误检测：parity, overrun, framing, 和 break detection  全双工和半双工  接收发送双缓存  接收发送可中断触发或者轮询状态寄存器触发  接收发送中断分别使能（BRKDT）  NRZ 格式传输 增强的功能：  硬件自动检测波特率  4 级接收发送 FIFO 51 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 图 4-10 理想波特率 2400 4800 9600 19200 38400 BRR SCI 连接关系图 LSPCLK 时钟频率，100MHz 实际波特率 误差% 2400 4800 9601 19201 38462 0 0 0.01 0.01 0.16 5207(1457h) 2603(A2Bh) 1301(515h) 650(28Ah) 324(144h) 表格 4-6 波特率配置 串行传输的时钟由 LSPCLK 根据 16bit 配置寄存器生成。最大比达特为 LSPCLK/16. BRR = (SCIHBAUD VDDIO) ±20mA T ： -40°C 环境温度，TA 至 105°C S: -40°C 至 12 5°C 贮存温度范围，Tstg -65°C 至 150°C 结温，TJ -40°C 至 150°C 注：1.上述数据仅供参考。 6.2 推荐工作条件 表 6-2 HXS320F2803X 芯片建议运行条件 最小 典型 值 值 最大值 单位 器件电源电压，I/O，VDDIO 2.97 3.3 3.63 V 器件电源电压 CPU，VDD（当内部 1.71 1.8 1.995 V VREG 被禁用 电源接地，VSS 0 模拟电源电压，VDDA 2.97 模拟接地，VSSA 3.3 V 3.63 0 fSYSCLKOUT 器件时钟频率（系统时钟） V 120 高电平输入电压，VIH（3.3V） 2 88 / 97 V VDDIO MHz V DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 +0.3 低电平输入电压，VIL（3.3V） Vss 0.8 V -0.3 高电平输出拉电流，VOH= VOH(最小 所有 GPIO/AIO 值)，IOH 引脚 -4 组 2 mA -8 低电平输出灌电流 VOL=VOL 最大 所有 GPIO/AIO 值，IOL 引脚 4 组 2 mA 8 结温，TJ -40 150 °C 注： 1. 上述数据仅供参考。 2. 组 2：GPIO16, GPIO17, GPIO18, GPIO19, GPIO28, GPIO29, GPIO36, GPIO37 6.3 ESD 额定值 表 6-3 HXS320F2803X 芯片 ESD 额定值 HXS320F2803X V（ESD）静电放电 人体模型（HBM），符合 ANSI/ESDA/JEDEC （1） JS-001 充电装置型号（CDM），符合 JEDEC 规范 JESD22-C101（2） 数值 单位 ±2000 V ±500 V 注： 1.JEDEC 文件 JEP155 规定，500-V HBM 允许通过标准 ESD 控制工艺进行安全制造。 2.JEDEC 文件 JEP157 指出，250-V CDM 允许采用标准 ESD 控制工艺进行安全制造。 3.上述数据仅供参考。 6.4 电气特性 表 6-4 HXS320F2803X 芯片电气特性 测试条件 最小值 典型值 参数 VOH 高电平输 IOH=IOH 最大值 出电压 IOH=50μA VOL 低电平输 IOL=IOL 最大值 最大值 2.4 单位 V VDDIO-0.2 0.4 V 出电压 IIL 输 带 有 VDDIO=3.3V， 所有 -70 GPIO 89 / 97 -150 -225 μA DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 入电 上 流 拉 （低 电 电 阻 平） 器 带 VIN=0V XRS -120 -220 -325 引脚 VDDIO=3.3V，VIN=0V ±2 VDDIO=3.3V，VIN= VDDIO ±2 有 下 拉 电 阻 器 IIH 输 上 入电 拉 流 电 （高 阻 电 器 平） 被 μA 启 用 下 VDDIO=3.3V，VIN= VDDIO 20 34 60 拉 电 阻 器 被 启 用 IOZ 输出 ±2 VO=VDDIO 或者 0V μA 电流，高阻 抗状态（关 闭状态） 2 Ci 输入电容 VDDIOBOR 触发 pF 2.78 下降的 VDDIO V 点 VDDIOBOR 滞后 监视器复位 延迟时间过后， 延迟时间 BOR/POR/OVR 90 / 97 35 mV 500 μs DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 事件被移除以释放 XRS VREG VDD 输 内部 VREG 打开 1.9 V 1.51 V 出 片载 LDO 输 出 注： 1.上述数据仅供参考。 6.5 功耗 模式 测试条件 表 6-5 HXS320F2803X 芯片功耗 VREG 被启用 VREG 被禁用 IDDIO(1) 典型值 最 (3) 大 值 可用（闪 存） IDLE STANDBY HALT 下列的外设 时钟被启用： ePWM1/2/3/4 /5/6/7 eCAP1 eQEP1/2 HRPWM SCI-A 114mA SPI-A/B ADC I2C COMP1/2/3 CPU-TIMER0/ 1/2 闪存休眠； XCLKOUT 被关 闭； 所有外设时 钟被关闭。 闪存休眠； 外设时钟被 关闭。 闪存休眠； 外设时钟被 关闭； 输入时钟被 禁用。 IDDA(2) 典型 最 值 大 (3) 值 IDD 典型 值 (3) 最 大 值 IDDIO(1) 典型 最 值(3) 大 值 IDDA(2) 典型 最 值 大 (3) 值 135m A 14mA 18m A 101m A 120 mA 14mA 18m A 14mA 18m A 13mA 23mA 10uA 15u A 13mA 24m A 120u A 400 uA 10uA 15u A 4mA 9mA 10uA 15u A 4mA 7mA 120u A 400 uA 10uA 15u A 10uA 15u A 30uA / 10uA 15u A 46uA 91 / 97 24uA DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 注： 1.IDDIO 电流取决于 I/O 引脚上的电气负载； 2.为了实现所显示的用于 IDLE，STANDBY，和 HALT 的 IDDA 电流，必须通过写入 PCLKCR0 寄 存器来明确关闭到 ADC 模块的时钟。 3.典型值数据适用于常温和表压。 4.上述数据仅供参考。 6.6 散热设计考虑 根据最终应用设计和运行情况，IDD 和 IDDIO 电流不能相同。最终应用中超过建议最大功 率耗散的系统也许需要额外的散热增强。环境温度(TA) 随着最终应用和产品设计而变化。 影响可靠性和功能性的关键参数是 TJ，结温，而非环境温度。 因此，应该注意将 TJ 保持 在额定限值内。应该测量 T 外壳温度以估计运行结温 TJ。 92 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 7.热特性/机械数据 7.1 LQFP80 SYMBOL A A1 A2 A3 b b1 c c1 D D1 E E1 eB e L L1 θ 93 / 97 MIN __ 0.05 1.35 0.59 0.18 0.17 0.13 0.12 13.80 11.90 13.80 11.90 13.05 0.45 0 MILLIMETER NOM __ — 1.40 0.64 __ 0.20 __ 0.13 14.00 12.00 14.00 12.00 — 0.50BSC 0.60 1.00REF — MAX 1.60 0.15 1.45 0.69 0.26 0.23 0.17 0.14 14.20 12.10 14.20 12.10 13.25 0.75 7 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 7.2 TQFP64 94 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 8.参考文献 95 / 97 DSC2803x-DS-2021 年 1 月-修订-2021 年 11 月 备注 “智由芯生 创享未来”的中科昊芯作为中国科学院科技成果转化企业， 是国产数字信号处理器专业供应商，瞄准集成电路完全自主可控的国 家战略，依托科研国家队的雄厚实力和深厚底蕴，以一种开放包容的 积极心态，基于开源指令集架构 RISC-V，打造多个系列数字信号处 理器产品，并构建完善的处理器产品生态系统，产品可广泛应用于图 形图像处理、数字信号处理、工业控制及电机驱动、数字电源、运动 控制等领域。 B站 公众号 联系方式 公司网址：www.haawking.com 联系邮箱：haawking@mail.haawking.com 销售联系电话：010-61934561 公司总部地址：北京市海淀区财智国际大厦 A-1808 96 / 97