JFMK50T4-N

传 料 技术手册 ， 不 得 外 JFMK50 系列 FPGA 专 供 资 2023. 03 技术手册 JFMK50 系列 FPGA 版本 2.0 传 得 外 ， 不 料 资 专 供 本资料是为了让用户根据用途选择合适的上海复旦微电子集团股份有限公司（以下简称复旦微电子）的产品而提供的参考资料，不 转让属于复旦微电子或者第三者所有的知识产权以及其他权利的许可。 在使用本资料所记载的信息最终做出有关信息和产品是否适用的判断前，请您务必将所有信息作为一个整体系统来进行评价。 采购方对于选择与使用本文描述的复旦微电子的产品和服务全权负责，复旦微电子不承担采购方选择与使用本文描述的产品和服务 的责任。除非以书面形式明确地认可，复旦微电子的产品不推荐、不授权、不担保用于包括军事、航空、航天、救生及生命维持系 统在内的，由于失效或故障可能导致人身伤亡、严重的财产或环境损失的产品或系统中。 未经复旦微电子的许可，不得翻印或者复制全部或部分本资料的内容。 今后日常的产品更新会在适当的时候发布，恕不另行通知。在购买本资料所记载的产品时，请预先向复旦微电子在当地的销售办事 处确认最新信息，并请您通过各种方式关注复旦微电子公布的信息，包括复旦微电子的网站(http://www.fmsh.com/)。 如果您需要了解有关本资料所记载的信息或产品的详情，请与上海复旦微电子集团股份有限公司在当地的销售办事处联系。 商标 上海复旦微电子集团股份有限公司的公司名称、徽标以及“复旦”徽标均为上海复旦微电子集团股份有限公司及其分公司在中国的商标 或注册商标。 上海复旦微电子集团股份有限公司在中国发布，版权所有。 技术手册 JFMK50 系列 FPGA 版本 2.0 章节列表 专 供 资 料 5 传 4 得 外 3 产品概述及应用范围 ................................................................................................................................................... 3 产品特点 ........................................................................................................................................................................3 2.1 产品功能 ................................................................................................................................................................... 3 2.2 产品结构特点 ........................................................................................................................................................... 6 2.3 质量等级 ................................................................................................................................................................... 6 2.4 抗静电 ESD 能力 ..................................................................................................................................................... 7 2.5 MSL 等级 ..................................................................................................................................................................7 2.6 器件重量 ................................................................................................................................................................... 7 外形尺寸图 ....................................................................................................................................................................8 3.1 JFMK50T4、JFMK50T4-AS、JFMK50T4-N 外形及尺寸 ...................................................................................8 3.2 JFMK50、JFMK50-AS、JFMK50-N 外形及尺寸 ................................................................................................ 8 引出端信息 ..................................................................................................................................................................10 4.1 引出端功能定义 .....................................................................................................................................................10 4.2 配置管脚 ................................................................................................................................................................. 11 4.3 引脚信息 ................................................................................................................................................................. 12 4.3.1 JFMK50T4、JFMK50T4-AS、JFMK50T4-N 引脚信息 ................................................................ 12 4.3.2 JFMK50、JFMK50-AS、JFMK50-N 引脚信息 .............................................................................29 性能指标 ......................................................................................................................................................................44 5.1 器件工作条件 ......................................................................................................................................................... 44 5.2 电参数 ..................................................................................................................................................................... 45 5.2.1 电特性参数 .................................................................................................................................. 45 5.2.2 IO 电特性参数 .............................................................................................................................. 46 5.2.3 UHST 电特性 ..................................................................................................................................51 5.2.4 Pin To Pin 开关参数 ...................................................................................................................52 5.2.5 ADC 性能参数 ................................................................................................................................54 5.2.6 配置开关参数 ...............................................................................................................................55 5.2.7 UHST 开关特性 .............................................................................................................................. 57 5.2.8 网络应用接口性能参数 ................................................................................................................ 62 5.2.9 存储接口性能参数 ....................................................................................................................... 62 5.2.10 IOU PAD 输入/输出三态开关特性 ................................................................................................ 62 5.2.11 输入输出逻辑开关特性 ................................................................................................................ 68 5.2.12 可配置逻辑模块(LB)特性 ............................................................................................................ 73 5.2.13 块 RAM(HRAM)与 FIFO 开关特性 .................................................................................................... 76 5.2.14 CU 开关特性 ..................................................................................................................................77 5.2.15 时钟网络特性 ...............................................................................................................................81 5.2.16 时钟特性 ...................................................................................................................................... 85 5.3 器件特性曲线 ......................................................................................................................................................... 85 5.3.1 负载电流与输出电压特性曲线 ..................................................................................................... 85 5.3.2 静态电流随温度变化特性曲线 ..................................................................................................... 87 5.3.3 动态功耗与温度、频率的特性曲线 ..............................................................................................89 5.3.4 AC 参数与温度的特性曲线 ........................................................................................................... 91 环境极限 ......................................................................................................................................................................97 应用要求和典型应用 ................................................................................................................................................. 98 7.1 应用要求 ................................................................................................................................................................. 98 ， 不 1 2 6 7 技术手册 JFMK50 系列 FPGA 版本 2.0 1 / 119 专 供 资 料 ， 不 得 外 传 7.1.1 配置专用 IO PCB 信号设计推荐 ................................................................................................... 98 7.1.2 高速收发器 UHST PCB 设计注意事项 .......................................................................................... 102 7.1.3 DDR 控制器 PCB 设计注意事项 .................................................................................................... 105 7.1.4 SYS_MON PCB 设计注意事项 ........................................................................................................109 7.1.5 未使用 IO BANK 接法推荐 ...........................................................................................................111 7.1.6 其他注意事项 ............................................................................................................................. 112 7.2 典型应用 ............................................................................................................................................................... 113 8 包装、贮存和运输要求 ........................................................................................................................................... 114 8.1 包装 ....................................................................................................................................................................... 114 8.2 贮存要求 ............................................................................................................................................................... 115 8.3 运输要求 ............................................................................................................................................................... 116 9 推荐板级安装说明 ................................................................................................................................................... 117 10 常规故障及处理方法 ............................................................................................................................................... 117 11 注意事项 ....................................................................................................................................................................117 12 特殊说明 ....................................................................................................................................................................117 版本信息 .............................................................................................................................................................................118 上海复旦微电子集团股份有限公司销售及服务网点 .................................................................................................... 119 技术手册 JFMK50 系列 FPGA 版本 2.0 2 / 119 1 产品概述及应用范围 JFMK50 系列 FPGA 是复旦微电子在 28nm 工艺平台开发的高性能低功耗 FPGA 产品。JFMK50 系列产品提供了可编程逻辑单元、数字信号处理单元、存储器单元、高速收发器以及强大的安全防 护方案。面向 5G 通信、视频图像处理、工业控制、各类消费电子市场的需求，支持以下特征： 传  LUT5 结构，支持进位链逻辑  可配置存储器 得 外  可配置 25 x 18 bit 乘法器，48bit 加法器  输入输出端口支持多种电平标准（1.2V、1.5V、1.8V、2.5V、3.3V），支持差分 LVDS  支持高速 DDR3 接口，可达 800Mbps  支持高速收发器 UHST，速率范围 0.5~12.5Gbps，支持 PCIE Gen1/Gen2 ， 不  可靠的安全防护方案，可选择 SM4 和 AES 加密方式，抗侧信道攻击  支持片上电压和温度实时监测  支持不同封装形式的六款产品（FCFBGA484、FCFBGA324） 资 料 表 1-1 产品信息表 封装规格 FCFBGA324, 15mm*15mm，锡银焊球 FCFBGA484, 19mm*19mm，锡银焊球 FCFBGA324, 15mm*15mm，锡银焊球 FCFBGA484, 19mm*19mm，锡银焊球 FCFBGA324, 15mm*15mm，锡银焊球 FCFBGA484, 19mm*19mm，锡银焊球 工作温度(TJ)范围 -40℃ ~ +100℃ -40℃ ~ +100℃ -55℃ ~ +125℃ -55℃ ~ +125℃ -55℃ ~ +125℃ -55℃ ~ +125℃ 供 产品型号 JFMK50 JFMK50T4 JFMK50-AS JFMK50T4-AS JFMK50-N JFMK50T4-N 专 2 产品特点 2.1 产品功能 配置（CONFIG） JFMK50 系列产品支持 7 种外部及 1 种内部配置模式，分别为 Master Serial、Slave Serial、Master Parallel、Slave Parallel、Master SPI、Master BPI、JTAG 和 UAC 配置模式。外部配置模式通过模式 选择引脚 CFG_T[2:0]来选择相应的配置模式，配置模式及引脚见表 2-1；内部配置模式通过 UAC 技术手册 JFMK50 系列 FPGA 版本 2.0 3 / 119 原语来实现位流配置。  JTAG 模式：支持 JTAG IEEE1149.1，并且拥有最高优先级；  Master Parallel 模式：支持数据位宽 8bit 和 16bit；  Slave Parallel 模式：支持数据位宽 8bit、16bit 和 32bit；  Master SPI 模式：支持数据位宽 1bit、2bit 和 4bit；  Master BPI 模式：支持数据位宽 8bit 和 16bit； 传  UAC 模式：支持数据位宽 32bit； 此外，JFMK50 系列产品还提供以下功能： 得 外  支持位流压缩配置；  可靠的安全方案，抗侧信道攻击，支持 AES/SM4 加密；  支持 fallback multiboot 功能，在配置失败后，FPGA 主动读取存储器件（FLASH/PROM） 中其他区块存储的备份位流，或者由用户控制读取存储器件中任意位置存储的位流； ， 不  支持串行/并行菊花链配置；  支持 ECC 刷新或定时刷新的抗软错误机制； 配置引脚分为专用配置管脚和可复用配置管脚两类，其中可复用配置管脚在配置过程中为配置 引脚，配置完成后可复用为用户 IO。 表 2-1 引脚定义 类型 料 配置引脚 配置模式 Serial CFG_V Parallel CFG_V JTAG CFG_V SPI CFG_V BPI CFG_V 3’b100-master 3’b110-slave TCK 3’b101 3’b001 3’b010 TCK TCK TCK 专用 CFG_T[2:0] 专用 TCK 专用 3’b000-master 3’b111-slave TCK TMS 专用 TMS TMS TMS TMS TMS TDI 专用 TDI TDI TDI TDI TDI 专用 TDO TDO TDO TDO TDO 专用 CFG_ENB CFG_ ENB CFG_ ENB CFG_ ENB CFG_ ENB CFG_ENB 专用 INIT_B INIT_B INIT_B INIT_B INIT_B CFG_DONE 专用 CFG_DONE CFG_DONE CFG_DONE CFG_DONE CFG_DONE CFG_CLK 专 INIT_B 供 TDO 资 CFG_V 专用 CFG_CLK CFG_CLK CFG_CLK CFG_CLK CFG_CLK PUDC 复用 PUDC PUDC PUDC PUDC PUDC ECLK 复用 ECLK ECLK ECLK ECLK ECLK CFGDO (x1) CSON CS CS CSIN 复用 CFGDO_CSON 复用 RDWR 复用 CS 复用 CSIN CFGDO CSON RDWR 技术手册 JFMK50 系列 FPGA 版本 2.0 4 / 119 配置引脚 类型 D00_MOSI 复用 D01_DIN 复用 D02 Serial Parallel D00 DIN 配置模式 JTAG SPI MOSI BPI D00 D01 DIN(x1)/D01(x2x4) D01 D02 D02 D02 复用 D03 D03(x4) D03 D[7:4] 复用 D[7:4](x8) D[7:4](x8) D[15:8] 复用 D[15:8](x16) D[15:8](x16) A[15:0]_D[31:16] 复用 D[31:16](x32) A[15:0] A[28:16] 复用 A[28:16] OE 复用 OE WE 复用 WE ADV 复用 RS0 复用 RS0 RS0 RS0 复用 RS1 RS1 RS1 ADV JFMK50 系列资源具体数量如下表所示。 RS0 得 外 RS1 传 复用 D03 RS1 表 2-2 JFMK50 系列资源 JFMK50 、 JFMK50-AS 、 JFMK50-N JFMK50T4 、 JFMK50T4-AS 、 JFMK50T4-N 逻辑单元，LB (Logic Block) 52K 52K 计算单元，CU (Compute Unit) 120 ， 不 资源 120 2700Kb 2700Kb 通用高速收发器，UHST（Universal High Speed Transceivers） - 4 UHST Max Speed - 12.5Gb/s 800 Mb/s 800 Mb/s - x4 1.25Gb/s 1.25Gb/s 210 250 1 1 1.2V|1.5V|1.8V| 1.2V|1.5V|1.8V| 2.5V|3.3V 2.5V|3.3V 支持 SM4 和 AES 加密 支持 SM4 和 AES 加密 封装 FCFBGA 324 FCFBGA 484 尺寸 15x15 mm 19x19 mm 料 高性能 RAM 模块，HRAM (High Performance RAM Blocks) DDR3 差分 I/O 速率 SYS_MON I/O Voltage 专 安全 供 User I/O 资 PCIe Gen2 技术手册 JFMK50 系列 FPGA 版本 2.0 5 / 119 2.2 产品结构特点 器件采用 28nm、High-K Metal Gate CMOS 工艺设计。芯片凸点使用 solder bump 工艺。器件 采用倒装焊，非气密性的封装工艺。器件潮湿敏感等级为 MSL3。芯片和基板间采用助焊剂进行倒 装焊接。封装引脚材料参考表 1-1 里的焊球材料说明。 JFMK50T4 封装结构主要包括散热片、芯片、填充胶、封装基板以及焊球，芯片背面和散热板 （铜镀镍）间采用导热胶粘接固化，器件侧视结构如图 2-1 所示。 传 JFMK50 封装结构主要包括塑封料、芯片、填充胶、封装基板以及焊球，器件侧视结构如图 ， 不 得 外 2-2 所示 供 资 料 图 2-1 JFMK50T4 器件侧视结构示意图 图 2-2 JFMK50 器件侧视结构示意图 专 2.3 质量等级 表 2-3 质量等级表 Device 规范 质量等级 JFMK50, JFMK50T4 JEDEC 总规范 工业级 JFMK50-AS, JFMK50T4-AS JEDEC 总规范 工业宽温级 JFMK50-N, JFMK50T4-N GJB7400 总规范 N1 级 技术手册 JFMK50 系列 FPGA 版本 2.0 6 / 119 2.4 抗静电 ESD 能力 ESD 等级为 1 级，HBM 不小于 1500V。 2.5 MSL 等级 根据 J-STD-020D 潮湿敏感器件分级标准要求，本产品湿度敏感等级为 3 级。 表 2-4 MSL 等级 客户端车间寿命(Floor Life) 环境 168 小时 ≤30 ℃/60% RH 得 外 MSL3 时间 传 MSL 等级 料 ， 不 1. MBB 袋打开以后，必须在规定的客户端车间寿命内进行回流焊接，返工，重新用 MBB 袋包 装或放入干燥箱内，如果客户端车间寿命或环境超出规定，则需进行烘干处理。 2. 在干燥包装条件下，可贮存在常温常湿的环境中，在贮存环境为＜40℃/90% RH 状态下，储存 有效期为 12 个月。储存时间 12 个月均从包装之日算起，包装日期及储存期限标注于 MSL 警示标签上。 3. 湿敏器件干燥包装检验开袋后重置干燥包装；或者干燥包装存储超期；或者 MBB 袋破损，须 根据 J-STD-033D 的相关规定进行处理。 4. 烘烤条件： 烘烤温度 125+5/-0 ℃、烘烤时间通常 48 小时。器件进行烘烤时不能直接放入 125℃的烘箱 中，必须从室温缓慢升温至 125℃，升温时间大于半小时，最大升温速率不能大于 4℃/min。 若出现密封包装破损或湿度指示卡 60%变色情况，则需延长烘烤时间，在 125℃条件下，大于 48 小时，但最长不要超过 96 小时。烘烤后需在 12 小时内进行电装。 专 供 产品型号 JFMK50 JFMK50T4 JFMK50-AS JFMK50T4-AS JFMK50-N JFMK50T4-N 资 2.6 器件重量 表 2-5 器件重量 重量(g) 0.8±0.2 2.2±0.2 0.8±0.2 2.2±0.2 0.8±0.2 2.2±0.2 技术手册 JFMK50 系列 FPGA 版本 2.0 7 / 119 3 外形尺寸图 3.1 JFMK50T4、JFMK50T4-AS、JFMK50T4-N 外形及尺寸 JFMK50T4、JFMK50T4-AS、JFMK50T4-N 采用 484 引脚 Flip-Chip BGA（FCFBGA484）封装， 资 料 ， 不 得 外 传 外形尺寸见图 3-1。 图 3-1 外形尺寸 供 3.2 JFMK50、JFMK50-AS、JFMK50-N 外形及尺寸 JFMK50、JFMK50-AS、JFMK50-N 采用 324 引脚 Flip-Chip BGA（FCFBGA324）封装，外形尺寸见 专 图 3-2。 技术手册 JFMK50 系列 FPGA 版本 2.0 8 / 119 传 得 外 专 供 资 料 ， 不 图 3-2 外形尺寸 技术手册 JFMK50 系列 FPGA 版本 2.0 9 / 119 4 引出端信息 4.1 引出端功能定义 表 4-1 引出端功能定义 料 ， 不 得 外 传 接口名称 功能描述 “U#_XXY”或“U#_SXX”  #表示组(Bank)号；  S 表示单端信号  XX 表示该信号在所在组(Bank)的编号。 多功能复用可配置管脚 U#_XXY_ZZZ “ZZZ”表示一种或多种功能。 电源 GND 接地引脚 VCCCORE 1.0V 核电压 VCCSUP 1.8V 辅助电源 VCCHRAM 1.0V HRAM 电源 F0_VCCP BANK0 IO 电源 U1_VCCP BANK1 IO 电源 U2_VCCP BANK2 IO 电源 U3_VCCP BANK3 IO 电源 U4_VCCP BANK4 IO 电源 U5_VCCP BANK5 IO 电源 VREF 输入管脚的参考电压阈值。 注：只有特殊电平标准时才使用该参考电压电压阈值；对于非特殊电平标准， 只需使用相应 BANK 的 VCCP 即可。 专 供 资 ADC 管脚 F0_GNDADC F0_VCCADC F0_VIN F0_VIP F0_VREFP F0_VREFN AD0P-AD15P AD0N-AD15N 时钟 MRC SRC 高速 Serdes ADC 的模拟地 ADC 的模拟电源 ADC 模拟输入，负端 ADC 模拟输入，正端 1.25V 参考输入 1.25V 参考地 ADC 差分输入 全局时钟 局部时钟 高速 Serdes 以 UHST#表示，其中  UHST1，表示高速 Serdes 最高速率达到 6.25Gbps 技术手册 JFMK50 系列 FPGA 版本 2.0 10 / 119    UHST2，表示高速 Serdes 最高速率达到 12.5Gbps UHST3，表示高速 Serdes 最高速率达到 13.1Gbps UHST4，表示高速 Serdes 最高速率达到 28.05Gbps 得 外 传 UHSTREFCLK0/1P UHST 差分时钟的正极 UHSTREFCLK0/1N UHST 差分时钟的负极 UHST2RXP[0:3] UHST2 差分接收端口正极 UHST2RXN[0:3] UHST2 差分接收端口负极 UHST2TXP[0:3] UHST2 差分发送端口正极 UHST2TXN[0:3] UHST2 差分发送端口负极 其他 G0，G1，G2，G3 Memory group G0_DQS 、 G1_DQS 、 DDR DQS strobe 管脚 G2_DQS、G3_DQS RS0，RS1 仅在启动 MultiBoot 时被驱动，否则 RS0 和 RS1 为高阻态。 使用 RS1，RS0 引脚进行配置时，建议不要在用户模式下使 用它们。 4.2 配置管脚 ， 不 表 4-2 配置管脚说明 信号名 类型 说明 TCK TMS TDI TDO T[2:0] CFG_V CFG_STA 专用 专用 专用 专用 专用 专用 专用 8. CFG_DONE 专用 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. CFG_CLK CFG_ENB PUDC ECLK CSIN CFGDO RDWR CS MOSI DIN D[00:31] A[00:28] JTAG 测试时钟 JTAG 测试模式选择 JTAG 测试数据输入 JTAG 测试数据输出 配置模式 配置 bank 电源选择 配置初始化完成标志。输出为低电平表示配置内存已经被清理；在配置过程中，输 出低电平表示配置数据错误已经发生；配置完成后，其输出可以用来指示 CRC 状态。 作为输入时保持低电平，配置被延迟； 作为输出，这个引脚表示配置过程已经完成；作为输入，配置为低电平可以延迟启 动。 配置时钟 配置复位信号 芯片内部上拉电阻控制 主模式外部配置时钟 在 Select MAP 模式下，这是一个低有效的片选信号。 在串行配置模式下，端口作为菊花链配置的串行数据输出。 在 SelectMAP 模式下，作为低电平有效的写使能信号。 在 Select MAP 模式下，这是一个低有效的片选信号 Master-Output, Slave-Input 在串行配置模式下的单数据输入。 数据总线 地址总线 资 供 专 料 序 号 1. 2. 3. 4. 5. 6. 7. 专用 专用 多功能 多功能 多功能 多功能 多功能 多功能 多功能 多功能 多功能 多功能 技术手册 JFMK50 系列 FPGA 版本 2.0 11 / 119 序 号 21. 22. 23. 24 信号名 类型 说明 OE WE ADV CSON 多功能 多功能 多功能 多功能 Flash 输出使能 Flash 写使能 地址有效信号 片选输出 4.3 引脚信息 4.3.1 JFMK50T4、JFMK50T4-AS、JFMK50T4-N 引脚信息 6 V21 7 W21 8 Y22 9 AA22 10 T20 11 T19 12 U20 U19 专 13 传 V22 得 外 5 ， 不 M10 M14 T21 U22 供 1 2 3 4 料 位置 资 序列号 表 4-3 JFMK50T4、JFMK50T4-AS、JFMK50T4-N 引脚 Memory Bank 信号名 说明 Group N/A 0 F0_VIN ADC 模拟输入，负端 N/A 0 F0_VIP ADC 模拟输入，正端 N/A 1 U1_S0 BANK1 用户管脚，单端 0 1 U1_1P_G0_D00_MOSI BANK1 用户管脚；差分信号的正 端；配置数据管脚 0；SPI flash 命 令输出 0 1 U1_1N_G0_D01_DIN BANK1 用户管脚；差分信号的负 端；配置数据管脚 1；串行数据输 入管脚； 0 1 U1_2P_G0_D02 BANK1 用户管脚；差分信号的正 端；配置数据管脚 2 0 1 U1_2N_G0_D03 BANK1 用户管脚；差分信号的负 端；配置数据管脚 3 0 1 U1_3P_G0_DQS_PUDC BANK1 用户管脚；差分信号的正 端；配置过程中上拉控制信号 0 1 U1_3N_G0_DQS_ECLK BANK1 用户管脚；差分信号的正 端；外部配置时钟 0 1 U1_4P_G0_D04 BANK1 用户管脚；差分信号的正 端；配置数据管脚 4 0 1 U1_4N_G0_D05 BANK1 用户管脚；差分信号的负 端；配置数据管脚 5 0 1 U1_5P_G0_D06 BANK1 用户管脚；差分信号的正 端；配置数据管脚 6 0 1 U1_5N_G0_D07 BANK1 用户管脚；差分信号的负 端；配置数据管脚 7 0 1 U1_6P_G0_CS BANK1 用户管脚；差分信号的正 端； BPI flash 片选 0 1 U1_6N_G0_D08_VREF BANK1 用户管脚；差分信号的负 端；配置数据管脚 8；特殊电平标 准的电压参考阈值 1 1 U1_7P_G1_D09 BANK1 用户管脚；差分信号的正 端；配置数据管脚 9 1 1 U1_7N_G1_D10 BANK1 用户管脚；差分信号的负 14 V20 15 V19 16 Y20 17 W20 技术手册 JFMK50 系列 FPGA 版本 2.0 12 / 119 序列号 位置 Memory Group Bank 信号名 说明 AA19 1 1 U1_8P_G1_D11 19 Y19 1 1 U1_8N_G1_D12 20 AA21 1 1 U1_9P_G1_DQS 21 AA20 1 1 U1_9N_G1_DQS_D13 22 AB19 1 1 U1_10P_G1_D14 23 AB18 1 1 U1_10N_G1_D15 24 AB21 1 1 U1_11P_G1_SRC 25 AB20 1 1 U1_11N_G1_SRC 26 AA18 1 1 U1_12P_G1_MRC 27 AA17 1 1 U1_12N_G1_MRC 28 W17 2 1 U1_13P_G2_MRC 29 Y18 2 1 U1_13N_G2_MRC 30 U18 2 1 U1_14P_G2_SRC 31 U17 2 1 U1_14N_G2_SRC 32 AA16 2 1 U1_15P_G2_DQS_RDWR 33 AB17 2 1 U1_15N_G2_DQS_CFGDO_CSON 得 外 ， 不 料 供 资 35 V17 2 1 U1_16N_G2_A15_D31 36 Y16 2 1 U1_17P_G2_A14_D30 37 AA15 2 1 U1_17N_G2_A13_D29 V18 2 1 U1_16P_G2_CSIN 专 34 端；配置数据管脚 10 BANK1 用户管脚；差分信号的正 端；配置数据管脚 11 BANK1 用户管脚；差分信号的负 端；配置数据管脚 12 BANK1 用户管脚；差分信号的正 端； BANK1 用户管脚；差分信号的负 端；配置数据管脚 13 BANK1 用户管脚；差分信号的正 端；配置数据管脚 14 BANK1 用户管脚；差分信号的负 端；配置数据管脚 15 BANK1 用户管脚；差分信号的正 端；局部时钟输入 BANK1 用户管脚；差分信号的负 端；局部时钟输入 BANK1 用户管脚；差分信号的正 端；全局时钟输入 BANK1 用户管脚；差分信号的负 端；全局时钟输入 BANK1 用户管脚；差分信号的正 端；全局时钟输入 BANK1 用户管脚；差分信号的负 端；全局时钟输入 BANK1 用户管脚；差分信号的正 端；局部时钟输入 BANK1 用户管脚；差分信号的负 端；局部时钟输入 BANK1 用户管脚；差分信号的正 端； SelectMap 数据总线方向 BANK1 用户管脚；差分信号的负 端；菊花链配置数据输出；并行菊 花链的片选。 BANK1 用户管脚；差分信号的正 端； SelectMap 片选输入 BANK1 用户管脚；差分信号的负 端；BPI 地址管脚 15；配置数据管 脚 31 BANK1 用户管脚；差分信号的正 端；BPI 地址管脚 14；配置数据管 脚 30 BANK1 用户管脚；差分信号的负 端；BPI 地址管脚 13；配置数据管 脚 29 传 18 技术手册 JFMK50 系列 FPGA 版本 2.0 13 / 119 Bank 信号名 说明 1 U1_18P_G2_A12_D28 BANK1 用户管脚；差分信号的正 端；BPI 地址管脚 12；配置数据管 脚 28 BANK1 用户管脚；差分信号的负 端；BPI 地址管脚 11；配置数据管 脚 27 BANK1 用户管脚；差分信号的正 端；BPI 地址管脚 10；配置数据管 脚 26 BANK1 用户管脚；差分信号的负 端； BPI 地址管脚 09；配置数据 管脚 25；特殊电平标准的电压参考 阈值 BANK1 用户管脚；差分信号的正 端；BPI 地址管脚 8；配置数据管 脚 24 BANK1 用户管脚；差分信号的负 端； BPI 地址管脚 7；配置数据管 脚 23 BANK1 用户管脚；差分信号的正 端； BANK1 用户管脚；差分信号的负 端； BPI 地址管脚 06；配置数据 管脚 22 BANK1 用户管脚；差分信号的正 端； BPI 地址管脚 05；配置数据 管脚 21 BANK1 用户管脚；差分信号的负 端； BPI 地址管脚 04；配置数据 管脚 20 BANK1 用户管脚；差分信号的正 端； BPI 地址管脚 03；配置数据 管脚 19 BANK1 用户管脚；差分信号的负 端； BPI 地址管脚 02；配置数据 管脚 18 BANK1 用户管脚；差分信号的正 端； BPI 地址管脚 01；配置数据 管脚 17 BANK1 用户管脚；差分信号的负 端； BPI 地址管脚 0；配置数据管 脚 26 BANK1 用户管脚；单端信号 BANK2 用户管脚；单端信号 BANK2 用户管脚；差分信号的正 端； ADC 的差分输入 0 正端 39 U16 2 1 U1_18N_G2_A11_D27 40 U15 3 1 U1_19P_G3_A10_D26 41 W15 3 1 U1_19N_G3_A09_D25_VREF 42 W16 3 1 U1_20P_G3_A08_D24 43 V15 3 1 U1_20N_G3_A07_D23 44 Y14 3 1 U1_21P_G3_DQS 45 AA14 3 1 U1_21N_G3_DQS_A06_D22 46 V13 3 1 U1_22P_G3_A05_D21 47 W14 3 1 U1_22N_G3_A04_D20 48 AB14 3 1 49 AB15 3 1 U1_23N_G3_A02_D18 ， 不 供 料 资 50 AB13 3 1 U1_24P_G3_A01_D17 51 AA13 3 1 U1_24N_G3_A00_D16 52 53 54 W13 K16 J16 N/A N/A 0 1 2 2 U1_S25 U2_S0 U2_1P_G0_AD0P 专 U1_23P_G3_A03_D19 传 V16 位置 得 外 38 Memory Group 2 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 14 / 119 H16 56 J17 0 2 U2_2P_G0_AD8P 57 J18 0 2 U2_2N_G0_AD8N 58 H17 0 2 U2_3P_G0_DQS_AD1P 59 J19 0 2 U2_3N_G0_DQS_AD1N 60 H19 0 2 U2_4P_G0 61 H20 0 2 U2_4N_G0 62 K17 0 2 U2_5P_G0_AD9P 63 L17 0 2 U2_5N_G0_AD9N 64 G21 0 2 U2_6P_G0 65 G22 0 2 U2_6N_G0_VREF 66 G18 1 2 U2_7P_G1_AD2P 67 G19 1 2 U2_7N_G1_AD2N 68 J20 1 2 U2_8P_G1_AD10P 69 K19 1 2 U2_8N_G1_AD10N 70 K20 1 2 71 K21 1 2 U2_9N_G1_DQS_AD3N Bank 信号名 说明 2 U2_1N_G0_AD0N BANK2 用户管脚；差分信号的负 端；ADC 的差分输入 0 负端 BANK2 用户管脚；差分信号的正 端；ADC 的差分输入 8 正端 BANK2 用户管脚；差分信号的负 端；ADC 的差分输入 8 负端 BANK2 用户管脚；差分信号的正 端；ADC 的差分输入 1 正端 BANK2 用户管脚；差分信号的负 端；ADC 的差分输入 1 负端 BANK2 用户管脚；差分信号的正 端； BANK2 用户管脚；差分信号的负 端； BANK2 用户管脚；差分信号的正 端；ADC 的差分输入 9 正端 BANK2 用户管脚；差分信号的负 端；ADC 的差分输入 9 负端 BANK2 用户管脚；差分信号的正 端； BANK2 用户管脚；差分信号的负 端；特殊电平电压参考阈值 BANK2 用户管脚；差分信号的正 端；ADC 的差分输入 2 正端 BANK2 用户管脚；差分信号的负 端；ADC 的差分输入 2 负端 BANK2 用户管脚；差分信号的正 端；ADC 的差分输入 10 正端 BANK2 用户管脚；差分信号的负 端；ADC 的差分输入 10 负端 BANK2 用户管脚；差分信号的正 端；ADC 的差分输入 3 正端 BANK2 用户管脚；差分信号的负 端； ADC 的差分输入 3 负端 BANK2 用户管脚；差分信号的正 端； ADC 的差分输入 11 正端 BANK2 用户管脚；差分信号的负 端； ADC 的差分输入 11 负端 BANK2 用户管脚；差分信号的正 端；局部时钟管脚 BANK2 用户管脚；差分信号的负 端；局部时钟管脚 BANK2 用户管脚；差分信号的正 端；全局时钟管脚 BANK2 用户管脚；差分信号的负 L18 1 2 U2_10P_G1_AD11P 73 L19 1 2 U2_10N_G1_AD11N 74 L21 1 2 U2_11P_G1_SRC 75 L22 1 2 U2_11N_G1_SRC 76 L16 1 2 U2_12P_G1_MRC 77 M16 1 2 U2_12N_G1_MRC 专 72 得 外 ， 不 料 U2_9P_G1_DQS_AD3P 供 资 位置 传 55 Memory Group 0 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 15 / 119 位置 Memory Group Bank 信号名 说明 H22 2 2 U2_13P_G2_MRC 79 H21 2 2 U2_13N_G2_MRC 80 M20 2 2 U2_14P_G2_SRC 81 M19 2 2 U2_14N_G2_SRC 82 K22 2 2 U2_15P_G2_DQS 83 J22 2 2 U2_15N_G2_DQS_ADV 84 R22 2 2 U2_16P_G2_A28 85 R21 2 2 U2_16N_G2_A27 86 N21 2 2 U2_17P_G2_A26 87 M21 2 2 U2_17N_G2_A25 88 R20 2 2 U2_18P_G2_A24 89 P20 2 2 U2_18N_G2_A23 90 P22 3 2 U2_19P_G3_A22 91 N22 3 2 92 M17 3 2 93 N17 3 2 U2_20N_G3_A19 ， 不 料 P18 3 2 U2_21P_G3_DQS 95 供 资 U2_19N_G3_A21_VREF U2_20P_G3_A20 P19 3 2 U2_21N_G3_DQS_A18 96 N19 3 2 U2_22P_G3_A17 97 N18 3 2 U2_22N_G3_A16 98 R19 3 2 U2_23P_G3_OE 99 R18 3 2 U2_23N_G3_WE 专 94 端；全局时钟管脚 BANK2 用户管脚；差分信号的正 端；全局时钟管脚 BANK2 用户管脚；差分信号的负 端；全局时钟管脚 BANK2 用户管脚；差分信号的正 端；局部时钟管脚 BANK2 用户管脚；差分信号的负 端；局部时钟管脚 BANK2 用户管脚；差分信号的正 端； BANK2 用户管脚；差分信号的负 端； BPI FLASH 地址有效 BANK2 用户管脚；差分信号的正 端； BPI 地址线 28 BANK2 用户管脚；差分信号的负 端；BPI 地址线 27 BANK2 用户管脚；差分信号的正 端； BPI 地址线 26 BANK2 用户管脚；差分信号的负 端； BPI 地址线 25 BANK2 用户管脚；差分信号的正 端； BPI 地址线 24 BANK2 用户管脚；差分信号的负 端； BPI 地址线 23 BANK3 用户管脚；差分信号的正 端； BPI 地址线 22 BANK3 用户管脚；差分信号的负 端； BPI 地址线 21；特殊电平电 压参考阈值 BANK2 用户管脚；差分信号的正 端； BPI 地址线 20 BANK2 用户管脚；差分信号的负 端； BPI 地址线 19 BANK2 用户管脚；差分信号的正 端； BANK2 用户管脚；差分信号的负 端； BPI 地址线 18 BANK2 用户管脚；差分信号的正 端； BPI 地址线 17 BANK2 用户管脚；差分信号的负 端； BPI 地址线 16 BANK2 用户管脚；差分信号的正 端； BPI FLASH 输出使能 BANK2 用户管脚；差分信号的负 得 外 78 传 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 16 / 119 Bank 信号名 P17 3 2 U2_24P_G3_RS1 101 P16 3 2 U2_24N_G3_RS0 102 103 104 T22 F15 F14 N/A N/A 0 2 3 3 U2_S25 U3_S0 U3_1P_G0 105 F13 0 3 U3_1N_G0 106 E14 0 3 U3_2P_G0 107 E13 0 3 U3_2N_G0 108 D15 0 3 U3_3P_G0_DQS 109 D14 0 3 U3_3N_G0_DQS 110 C13 0 3 U3_4P_G0 111 B13 0 3 U3_4N_G0 112 B15 0 3 U3_5P_G0 113 B16 0 3 U3_5N_G0 114 A13 0 3 U3_6P_G0 115 A14 0 3 U3_6N_G0_VREF 116 A15 1 U3_7P_G1 A16 1 3 U3_7N_G1 供 资 料 ， 不 100 3 118 C14 1 3 U3_8P_G1 119 C15 1 3 U3_8N_G1 120 D16 1 3 U3_9P_G1_DQS 121 E16 1 3 U3_9N_G1_DQS 117 说明 端； BPI FLASH 写使能 BANK2 用户管脚；差分信号的正 端；RS1 和 RS0 组合管理 multiboot 是版本输出 BANK2 用户管脚；差分信号的负 端；RS1 和 RS0 组合管理 multiboot 是版本输出 BANK2 用户管脚，单端信号 BANK3 用户管脚，单端信号 BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端；特殊电平标准的电压参考阈值 BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； 传 Memory Group 得 外 位置 专 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 17 / 119 信号名 说明 3 U3_10P_G1 BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端；局部时钟管脚 BANK3 用户管脚；差分信号的负 端；局部时钟管脚 BANK3 用户管脚；差分信号的正 端；全局时钟管脚 BANK3 用户管脚；差分信号的负 端；全局时钟管脚 BANK3 用户管脚；差分信号的正 端；全局时钟管脚 BANK3 用户管脚；差分信号的负 端；全局时钟管脚 BANK3 用户管脚；差分信号的正 端；局部时钟管脚 BANK3 用户管脚；差分信号的负 端；局部时钟管脚 BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端；特殊电平标准的电压参考阈值 BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 123 F16 1 3 U3_10N_G1 124 B17 1 3 U3_11P_G1_SRC 125 B18 1 3 U3_11N_G1_SRC 126 C17 1 3 U3_12P_G1_MRC 127 D17 1 3 U3_12N_G1_MRC 128 A19 2 3 U3_13P_G2_MRC 129 A18 2 3 U3_13N_G2_MRC 130 G16 2 3 U3_14P_G2_SRC 131 G17 2 3 U3_14N_G2_SRC 132 C19 2 3 U3_15P_G2_DQS 133 C18 2 3 U3_15N_G2_DQS 134 D19 2 3 U3_16P_G2 135 E19 2 3 U3_16N_G2 136 B21 2 3 U3_17P_G2 137 A21 2 3 138 A20 2 3 U3_18P_G2 料 资 B20 2 3 U3_18N_G2 供 U3_17N_G2 140 F18 3 3 U3_19P_G3 141 E18 3 3 U3_19N_G3_VREF 142 B22 3 3 U3_20P_G3 143 C22 3 3 U3_20N_G3 144 D20 3 3 U3_21P_G3_DQS 专 139 传 Bank 得 外 E17 位置 ， 不 122 Memory Group 1 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 18 / 119 Memory Group Bank 信号名 C20 3 3 U3_21N_G3_DQS 146 D22 3 3 U3_22P_G3 147 E22 3 3 U3_22N_G3 148 E21 3 3 U3_23P_G3 149 D21 3 3 U3_23N_G3 150 F19 3 3 U3_24P_G3 151 F20 3 3 U3_24N_G3 152 153 154 F21 T3 R2 N/A N/A 0 3 4 4 U3_S25 U4_S0 U4_1P_G0 155 R3 0 4 U4_1N_G0 156 U2 0 4 U4_2P_G0 157 V2 0 4 U4_2N_G0 158 T1 0 4 U4_3P_G0_DQS 159 U1 0 4 U4_3N_G0_DQS 160 W2 0 4 U4_4P_G0 161 Y2 0 4 U4_4N_G0 162 W1 0 U4_5P_G0 Y1 0 4 U4_5N_G0 供 资 料 ， 不 145 4 164 T4 0 4 U4_6P_G0 165 R4 0 4 U4_6N_G0_VREF 166 AA1 1 4 U4_7P_G1 167 AB1 1 4 U4_7N_G1 专 163 说明 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚；差分信号的正 端； BANK3 用户管脚；差分信号的负 端； BANK3 用户管脚，单端信号 BANK4 用户管脚，单端信号 BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端；特殊电平标准的电压参考阈值 BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； 传 位置 得 外 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 19 / 119 信号名 说明 4 U4_8P_G1 BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端；局部时钟管脚 BANK4 用户管脚；差分信号的负 端；局部时钟管脚 BANK4 用户管脚；差分信号的正 端；全局时钟管脚 BANK4 用户管脚；差分信号的负 端；全局时钟管脚 BANK4 用户管脚；差分信号的正 端；全局时钟管脚 BANK4 用户管脚；差分信号的负 端；全局时钟管脚 BANK4 用户管脚；差分信号的正 端；局部时钟管脚 BANK4 用户管脚；差分信号的负 端；局部时钟管脚 BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 169 V3 1 4 U4_8N_G1 170 T5 1 4 U4_9P_G1_DQS 171 U5 1 4 U4_9N_G1_DQS 172 AB2 1 4 U4_10P_G1 173 AB3 1 4 U4_10N_G1 174 Y3 1 4 U4_11P_G1_SRC 175 AA3 1 4 U4_11N_G1_SRC 176 V4 1 4 U4_12P_G1_MRC 177 W4 1 4 U4_12N_G1_MRC 178 AA5 2 4 U4_13P_G2_MRC 179 AB5 2 4 U4_13N_G2_MRC 180 V5 2 4 U4_14P_G2_SRC 181 U6 2 4 U4_14N_G2_SRC 182 T6 2 4 U4_15P_G2_DQS 183 R6 2 4 184 Y4 2 4 U4_16P_G2 料 资 AA4 2 4 U4_16N_G2 供 U4_15N_G2_DQS 186 W6 2 4 U4_17P_G2 187 W5 2 4 U4_17N_G2 188 Y6 2 4 U4_18P_G2 189 AA6 2 4 U4_18N_G2 190 V7 3 4 U4_19P_G3 专 185 传 Bank 得 外 U3 位置 ， 不 168 Memory Group 1 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 20 / 119 Memory Group Bank 信号名 W7 3 4 U4_19N_G3_VREF 192 AB6 3 4 U4_20P_G3 193 AB7 3 4 U4_20N_G3 194 V9 3 4 U4_21P_G3_DQS 195 V8 3 4 U4_21N_G3_DQS 196 AB8 3 4 U4_22P_G3 197 AA8 3 4 U4_22N_G3 198 Y8 3 4 U4_23P_G3 199 Y7 3 4 U4_23N_G3 200 W9 3 4 U4_24P_G3 201 Y9 3 4 U4_24N_G3 202 203 204 U7 F4 J6 N/A N/A 0 4 5 5 U4_S25 U5_S0 U5_1P_G0 205 K6 0 5 U5_1N_G0 206 H4 0 5 U5_2P_G0 207 G4 0 5 U5_2N_G0 0 5 U5_3P_G0_DQS 料 资 供 H5 专 208 ， 不 191 说明 209 J5 0 5 U5_3N_G0_DQS 210 E3 0 5 U5_4P_G0 211 F3 0 5 U5_4N_G0 212 G3 0 5 U5_5P_G0 端； BANK4 用户管脚；差分信号的负 端；特殊电平标准的电压参考阈值 BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；差分信号的正 端； BANK4 用户管脚；差分信号的负 端； BANK4 用户管脚；单端信号 BANK5 用户管脚；单端信号 BANK5 用户管脚；差分信号的正 端；ADC 的差分输入 4 正端 BANK5 用户管脚；差分信号的负 端；ADC 的差分输入 4 负端 BANK5 用户管脚；差分信号的正 端； ADC 的差分输入 12 正端 BANK5 用户管脚；差分信号的负 端； ADC 的差分输入 12 负端 BANK5 用户管脚；差分信号的正 端； ADC 的差分输入 5 正端 BANK5 用户管脚；差分信号的负 端； ADC 的差分输入 5 负端 BANK5 用户管脚；差分信号的正 端；； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；差分信号的正 端；ADC 的差分输入 13 正端 传 位置 得 外 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 21 / 119 信号名 说明 5 U5_5N_G0 BANK5 用户管脚；差分信号的负 端；ADC 的差分输入 13 负端 BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端；特殊电平标准的电压参考阈值 BANK5 用户管脚；差分信号的正 端；ADC 的差分输入 6 正端 BANK5 用户管脚；差分信号的负 端； ADC 的差分输入 6 负端 BANK5 用户管脚；差分信号的正 端； ADC 的差分输入 14 负端 BANK5 用户管脚；差分信号的负 端；ADC 的差分输入 14 负端 BANK5 用户管脚；差分信号的正 端；ADC 的差分输入 7 正端 BANK5 用户管脚；差分信号的负 端；ADC 的差分输入 7 负端 BANK5 用户管脚；差分信号的正 端； ADC 的差分输入 15 正端 BANK5 用户管脚；差分信号的负 端； ADC 的差分输入 15 负端 BANK5 用户管脚；差分信号的正 端；局部时钟输入 BANK5 用户管脚；差分信号的负 端；局部时钟输入 BANK5 用户管脚；差分信号的正 端；全局时钟输入 BANK5 用户管脚；差分信号的负 端；全局时钟输入 BANK5 用户管脚；差分信号的正 端；全局时钟输入 BANK5 用户管脚；差分信号的负 端；全局时钟输入 BANK5 用户管脚；差分信号的正 端；局部时钟输入 BANK5 用户管脚；差分信号的负 端；局部时钟输入 BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 214 B2 0 5 U5_6P_G0 215 C2 0 5 U5_6N_G0_VREF 216 D1 1 5 U5_7P_G1 217 E1 1 5 U5_7N_G1 218 D2 1 5 U5_8P_G1 219 E2 1 5 U5_8N_G1 220 B1 1 5 U5_9P_G1_DQS 221 A1 1 5 U5_9N_G1_DQS 222 K4 1 5 U5_10P_G1 223 J4 1 5 U5_10N_G1 224 K3 1 5 U5_11P_G1_SRC 225 L3 1 5 U5_11N_G1_SRC 226 H2 1 5 U5_12P_G1_MRC 227 G2 1 5 U5_12N_G1_MRC 228 L4 2 5 229 L5 2 5 U5_13N_G2_MRC 料 资 J1 2 5 U5_14P_G2_SRC 供 U5_13P_G2_MRC 231 K1 2 5 U5_14N_G2_SRC 232 K2 2 5 U5_15P_G2_DQS 233 J2 2 5 U5_15N_G2_DQS 234 L1 2 5 U5_16P_G2 235 M1 2 5 U5_16N_G2 专 230 传 Bank 得 外 H3 位置 ， 不 213 Memory Group 0 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 22 / 119 序列号 位置 Memory Group Bank 信号名 说明 F1 2 5 U5_17P_G2 237 G1 2 5 U5_17N_G2 238 M6 2 5 U5_18P_G2 239 M5 2 5 U5_18N_G2 240 M2 3 5 U5_19P_G3 241 M3 3 5 U5_19N_G3_VREF 242 N2 3 5 U5_20P_G3 243 P2 3 5 U5_20N_G3 244 N4 3 5 U5_21P_G3_DQS 245 N3 3 5 U5_21N_G3_DQS 246 N5 3 5 U5_22P_G3 247 P6 3 5 U5_22N_G3 248 R1 3 5 U5_23P_G3 249 P1 3 5 U5_23N_G3 250 P4 3 5 U5_24P_G3 251 P5 3 5 U5_24N_G3 252 253 254 255 256 257 258 259 260 261 262 263 L6 F6 E6 C11 A10 D9 A8 C7 A6 E10 F10 D11 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 5 101 101 101 101 101 101 101 101 101 101 101 U5_S25 U101_UHSTREFCLK0N U101_UHSTREFCLK0P U101_UHST2RXP1 U101_UHST2RXP2 U101_UHST2RXP3 U101_UHST2RXN0 U101_UHST2TXP3 U101_UHST2TXP2 U101_UHSTREFCLK1P U101_UHSTREFCLK1N U101_UHST2RXN1 得 外 ， 不 料 资 供 专 端； BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端；特殊电平标准的电压参考阈值 BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；差分信号的正 端； BANK5 用户管脚；差分信号的负 端； BANK5 用户管脚；单端信号 UHST #0 的参考时钟，负端 UHST #0 的参考时钟，正端 UHST #1 的接收端，正端 UHST#2 的接收端，正端 UHST#3 的接收端，正端 UHST#0 的接收端，负端 UHST#3 的发送端，正端 UHST#2 的发送端，正端 UHST #1 的参考时钟，正端 UHST #1 的参考时钟，负端 UHST #1 的接收端，负端 传 236 技术手册 JFMK50 系列 FPGA 版本 2.0 23 / 119 信号名 说明 101 101 101 101 101 101 101 101 101 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 U101_UHST2RXN2 U101_UHST2RXN3 U101_UHST2RXP0 U101_UHST2TXN3 U101_UHST2TXN2 U101_UHST2TXP1 U101_UHST2TXN1 U101_UHST2TXP0 U101_UHST2TXN0 F0_CFG_DONE NC F0_GNDADC F0_VCCADC F0_VREFP F0_VCCBAT F0_TCK NC F0_VREFN F0_CFG_CLK F0_CFG_T0 F0_CFG_T1 F0_CFG_STA F0_TDI F0_TDO F0_CFG_T2 F0_CFG_V UHST #2 的接收端，负端 UHST #3 的接收端，负端 UHST #0 的接收端，正端 UHST #3 的发送端，负端 UHST #2 的发送端，负端 UHST #1 的发送端，正端 UHST #1 的发送端，负端 UHST #0 的发送端，正端 UHST #0 的发送端，负端 配置完成信号 T14 N10 F8 N/A N/A N/A 0 0 101 F0_CFG_ENB F0_TMS U101_UHSTREF 293 294 295 296 297 298 299 300 301 302 303 304 305 306 D6 D10 F7 F9 E8 B5 B7 B9 B11 C4 C8 D8 A2 A3 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A UHSTVCC UHSTVCC UHSTVCC UHSTVCC UHSTVCC UHSTVTT UHSTVTT UHSTVTT UHSTVTT UHSTVTT UHSTVTT GND GND GND ADC 模拟地 ADC 模拟电源 ADC 1.25V 参考电源输入，正端 保存密钥的电池电源输入 JTAG 时钟 料 资 供 传 290 291 292 专 Bank 得 外 B10 C9 B8 D7 B6 C5 D5 A4 B4 R13 K14 L13 K11 L14 M13 N13 J14 L10 N14 U14 T13 P11 P13 P14 U11 R11 位置 ， 不 264 265 266 267 268 269 270 271 272 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288 289 Memory Group N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 序列号 ADC 1.25V 参考电源输入，负端 配置时钟 配置模式选择 配置模式选择 配置 memory 的初始化标识 JTAG 数据输入 JTAG 数据输出 配置模式选择 选择配置相关 BANK 在配置过程 中的电压 配置使能 JTAG 模式选择 内部校准终端用精密参考电阻管 脚 UHST 的 1.0V 模拟电源输入 UHST 的 1.0V 模拟电源输入 UHST 的 1.0V 模拟电源输入 UHST 的 1.0V 模拟电源输入 UHST 的 1.0V 模拟电源输入 UHST 的 1.2V 模拟电源输入 UHST 的 1.2V 模拟电源输入 UHST 的 1.2V 模拟电源输入 UHST 的 1.2V 模拟电源输入 UHST 的 1.2V 模拟电源输入 UHST 的 1.2V 模拟电源输入 地 地 地 技术手册 JFMK50 系列 FPGA 版本 2.0 24 / 119 说明 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 传 信号名 ， 不 得 外 Bank 料 Memory Group N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 资 A5 A7 A9 A11 A12 A22 AA2 AA12 F12 AB9 J21 B3 B12 B19 C3 C6 C10 C12 C16 D3 D4 D12 D13 E4 E5 E7 E9 E11 E20 F5 F11 F17 G5 G6 G7 G8 G9 G10 G12 G15 H1 H7 H9 H11 K13 专 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 325 326 327 328 329 330 331 332 333 334 335 336 337 338 339 340 341 342 343 344 345 346 347 348 349 350 351 位置 供 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 25 / 119 信号名 说明 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 地 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 ， 不 得 外 传 Bank 料 Memory Group N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 资 K18 M15 J12 M22 K5 K7 N12 K15 L2 L8 N20 M7 M11 R14 N6 N8 N16 P3 P7 P9 T11 T17 R8 R10 U4 U8 U10 U21 Y13 Y21 AB16 AB22 V1 V11 E12 W8 W18 Y5 Y15 L9 M9 J7 N9 K8 L7 专 352 353 354 355 356 357 358 359 360 361 362 363 364 365 366 367 368 369 370 371 372 373 374 375 376 377 378 379 380 381 382 383 384 385 386 387 388 389 390 391 392 393 394 395 396 位置 供 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 26 / 119 信号名 说明 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 0 0 1 1 1 1 1 1 2 2 2 2 2 2 3 3 3 3 3 3 4 4 4 4 4 4 5 5 5 5 5 5 VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCSUP VCCSUP VCCSUP VCCSUP VCCSUP F0_VCCP F0_VCCP U1_VCCP U1_VCCP U1_VCCP U1_VCCP U1_VCCP U1_VCCP U2_VCCP U2_VCCP U2_VCCP U2_VCCP U2_VCCP U2_VCCP U3_VCCP U3_VCCP U3_VCCP U3_VCCP U3_VCCP U3_VCCP U4_VCCP U4_VCCP U4_VCCP U4_VCCP U4_VCCP U4_VCCP U5_VCCP U5_VCCP U5_VCCP U5_VCCP U5_VCCP U5_VCCP 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 辅助电压输入管脚 辅助电压输入管脚 辅助电压输入管脚 辅助电压输入管脚 辅助电压输入管脚 BANK0 电压输入管脚 BANK0 电压输入管脚 BANK1 电压输入管脚 BANK1 电压输入管脚 BANK1 电压输入管脚 BANK1 电压输入管脚 BANK1 电压输入管脚 BANK1 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK3 电压输入管脚 BANK3 电压输入管脚 BANK3 电压输入管脚 BANK3 电压输入管脚 BANK3 电压输入管脚 BANK3 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 ， 不 得 外 传 Bank 料 Memory Group N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 资 M8 N7 P8 P10 R7 R9 T8 T10 H12 K12 M12 P12 T12 R12 U13 T15 Y17 T18 W19 W22 V14 N15 P21 M18 G20 H18 L20 F22 E15 D18 C21 B14 A17 R5 T2 V6 W3 AA7 AB4 C1 F2 H6 J3 M4 N1 专 397 398 399 400 401 402 403 404 405 406 407 408 409 410 411 412 413 414 415 416 417 418 419 420 421 422 423 424 425 426 427 428 429 430 431 432 433 434 435 436 437 438 439 440 441 位置 供 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 27 / 119 信号名 说明 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A VCCHRAM VCCHRAM VCCHRAM NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC NC 内部 RAM 的电压输入管脚 内部 RAM 的电压输入管脚 内部 RAM 的电压输入管脚 ， 不 得 外 传 Bank 料 Memory Group N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 资 J11 L11 N11 T7 H8 J8 J9 K9 T9 U9 AA9 H10 J10 K10 V10 W10 Y10 AA10 AB10 G11 W11 Y11 AA11 AB11 L12 U12 V12 W12 Y12 AB12 G13 H13 J13 G14 H14 H15 J15 L15 P15 R15 R16 T16 R17 专 442 443 444 445 446 447 448 449 450 451 452 453 454 455 456 457 458 459 460 461 462 463 464 465 466 467 468 469 470 471 472 474 474 475 476 477 478 479 480 481 482 483 484 位置 供 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 28 / 119 4.3.2 JFMK50、JFMK50-AS、JFMK50-N 引脚信息 6 L18 7 M18 8 L15 9 L16 10 L14 11 M14 12 P18 13 N17 L13 专 14 传 K18 得 外 5 ， 不 K9 J10 R11 K17 料 1 2 3 4 表 4-4 JFMK50、JFMK50-AS、JFMK50-N 引脚 Memory Bank 信号名 说明 Group N/A 0 F0_VIN ADC 模拟输入，负端 N/A 0 F0_VIP ADC 模拟输入，正端 0 1 U1_S0 BANK1 用户管脚，单端 0 1 U1_1P_G0_D00_MOSI BANK1 用户管脚；差分信号的正 端；存储器字节组 0；配置数据管 脚 0；SPI flash 命令输出 0 1 U1_1N_G0_D01_DIN BANK1 用户管脚；差分信号的负 端；存储器字节组 0；配置数据管 脚 1；串行数据输入管脚； 0 1 U1_2P_G0_D02 BANK1 用户管脚；差分信号的正 端；存储器字节组 0；配置数据管 脚2 0 1 U1_2N_G0_D03 BANK1 用户管脚；差分信号的负 端；存储器字节组 0；配置数据管 脚3 0 1 U1_3P_G0_DQS_PUDC BANK1 用户管脚；差分信号的正 端；存储器字节组 0 的 DDR DQS； 配置过程中上拉控制信号 0 1 U1_3N_G0_DQS_ECLK BANK1 用户管脚；差分信号的正 端；存储器字节组 0 的 DDR DQS； 外部配置时钟 0 1 U1_4P_G0_D04 BANK1 用户管脚；差分信号的正 端；存储器字节组 0；配置数据管 脚4 0 1 U1_4N_G0_D05 BANK1 用户管脚；差分信号的负 端；存储器字节组 0；配置数据管 脚5 0 1 U1_5P_G0_D06 BANK1 用户管脚；差分信号的正 端；存储器字节组 0；配置数据管 脚6 0 1 U1_5N_G0_D07 BANK1 用户管脚；差分信号的负 端；存储器字节组 0；配置数据管 脚7 0 1 U1_6P_G0_CS BANK1 用户管脚；差分信号的正 端；存储器字节组 0；BPI flash 片选 0 1 U1_6N_G0_D08_VREF BANK1 用户管脚；差分信号的负 端；存储器字节组 0；配置数据管 脚 8；特殊电平标准的电压参考阈 值 1 1 U1_7P_G1_D09 BANK1 用户管脚；差分信号的正 端；存储器字节组 1；配置数据管 脚9 资 位置 供 序列号 15 M13 16 R18 技术手册 JFMK50 系列 FPGA 版本 2.0 29 / 119 信号名 说明 1 U1_7N_G1_D10 18 M16 1 1 U1_8P_G1_D11 19 M17 1 1 U1_8N_G1_D12 20 U16 1 1 U1_9P_G1_DQS 21 V17 1 1 U1_9N_G1_DQS_D13 22 P17 1 1 U1_10P_G1_D14 23 R17 1 1 U1_10N_G1_D15 24 N16 1 1 25 N15 1 1 26 R16 1 1 ， 不 27 T16 1 28 R15 BANK1 用户管脚；差分信号的负 端；存储器字节组 1；配置数据管 脚 10 BANK1 用户管脚；差分信号的正 端；存储器字节组 1；配置数据管 脚 11 BANK1 用户管脚；差分信号的负 端；存储器字节组 1；配置数据管 脚 12 BANK1 用户管脚；差分信号的正 端；存储器字节组 1 的 DDR DQS BANK1 用户管脚；差分信号的负 端；存储器字节组 1 的 DDR DQS； 配置数据管脚 13 BANK1 用户管脚；差分信号的正 端；存储器字节组 1；配置数据管 脚 14 BANK1 用户管脚；差分信号的负 端；存储器字节组 1；配置数据管 脚 15 BANK1 用户管脚；差分信号的正 端；存储器字节组 1；局部时钟输 入 BANK1 用户管脚；差分信号的负 端；存储器字节组 1；局部时钟输 入 BANK1 用户管脚；差分信号的正 端；存储器字节组 1；全局时钟输 入 BANK1 用户管脚；差分信号的负 端；存储器字节组 1；全局时钟输 入 BANK1 用户管脚；差分信号的正 端；存储器字节组 2；全局时钟输 入 BANK1 用户管脚；差分信号的负 端；存储器字节组 2；全局时钟输 入 BANK1 用户管脚；差分信号的正 端；存储器字节组 2；局部时钟输 入 BANK1 用户管脚；差分信号的负 端；存储器字节组 2；局部时钟输 入 BANK1 用户管脚；差分信号的正 端；存储器字节组 2 的 DDR DQS； P15 专 29 得 外 料 U1_11P_G1_SRC U1_11N_G1_SRC U1_12P_G1_MRC 1 U1_12N_G1_MRC 1 U1_13P_G2_MRC 2 1 U1_13N_G2_MRC 资 17 2 供 位置 传 Bank T18 Memory Group 1 序列号 30 V16 2 1 U1_14P_G2_SRC 31 V15 2 1 U1_14N_G2_SRC 32 P14 2 1 U1_15P_G2_DQS_RDWR 技术手册 JFMK50 系列 FPGA 版本 2.0 30 / 119 序列号 位置 Memory Group Bank 信号名 33 N14 2 1 U1_15N_G2_DQS_CFGD O_CSON 34 T15 2 1 U1_16P_G2_CSIN 35 T14 2 1 U1_16N_G2_A15_D31 36 U17 2 1 U1_17P_G2_A14_D30 37 U18 2 1 U1_17N_G2_A13_D29 38 V14 2 1 U1_18P_G2_A12_D28 39 U14 2 1 40 T13 3 1 41 U13 3 1 42 V12 3 43 U12 说明 U1_19P_G3_A10_D26 U1_19N_G3_A09_D25_V REF 3 1 U1_20N_G3_A07_D23 T11 3 1 U1_21P_G3_DQS 45 U11 3 1 U1_21N_G3_DQS_A06_D 22 46 R13 3 1 U1_22P_G3_A05_D21 47 R12 3 1 U1_22N_G3_A04_D20 供 资 U1_20P_G3_A08_D24 专 传 得 外 ， 不 料 U1_18N_G2_A11_D27 1 44 SelectMap 数据总线方向 BANK1 用户管脚；差分信号的负 端；存储器字节组 2 的 DDR DQS； 菊花链配置数据输出；并行菊花 链的片选。 BANK1 用户管脚；差分信号的正 端；存储器字节组 2；SelectMap 片选输入 BANK1 用户管脚；差分信号的负 端；存储器字节组 2；BPI 地址管 脚 15；配置数据管脚 31 BANK1 用户管脚；差分信号的正 端；存储器字节组 2；BPI 地址管 脚 14；配置数据管脚 30 BANK1 用户管脚；差分信号的负 端；存储器字节组 2；BPI 地址管 脚 13；配置数据管脚 29 BANK1 用户管脚；差分信号的正 端；存储器字节组 2；BPI 地址管 脚 12；配置数据管脚 28 BANK1 用户管脚；差分信号的负 端；存储器字节组 2；BPI 地址管 脚 11；配置数据管脚 27 BANK1 用户管脚；差分信号的正 端；存储器字节组 2；BPI 地址管 脚 10；配置数据管脚 26 BANK1 用户管脚；差分信号的负 端；存储器字节组 2；BPI 地址管 脚 09；配置数据管脚 25；特殊电 平标准的电压参考阈值 BANK1 用户管脚；差分信号的正 端；存储器字节组 3；BPI 地址管 脚 8；配置数据管脚 24 BANK1 用户管脚；差分信号的负 端；存储器字节组 3；BPI 地址管 脚 7；配置数据管脚 23 BANK1 用户管脚；差分信号的正 端；存储器字节组 3 的 DDR DQS BANK1 用户管脚；差分信号的负 端；存储器字节组 3；BPI 地址管 脚 06；配置数据管脚 22 BANK1 用户管脚；差分信号的正 端；存储器字节组 3；BPI 地址管 脚 05；配置数据管脚 21 BANK1 用户管脚；差分信号的负 端；存储器字节组 3；BPI 地址管 技术手册 JFMK50 系列 FPGA 版本 2.0 31 / 119 序列号 位置 Memory Group Bank 信号名 48 V10 3 1 U1_23P_G3_A03_D19 49 V11 3 1 U1_23N_G3_A02_D18 50 T9 3 1 U1_24P_G3_A01_D17 51 T10 3 1 U1_24N_G3_A00_D16 52 53 54 R10 G13 F13 N/A N/A 0 1 2 2 U1_S25 U2_S0 U2_1P_G0_AD0P 55 F14 0 2 U2_1N_G0_AD0N 56 D12 0 2 57 D13 0 2 58 C12 0 59 B12 60 B11 U2_2N_G0_AD8N U2_3P_G0_DQS_AD1P 0 2 U2_3N_G0_DQS_AD1N 0 2 U2_4P_G0 0 2 U2_4N_G0 资 传 脚 04；配置数据管脚 20 BANK1 用户管脚；差分信号的正 端；存储器字节组 3；BPI 地址管 脚 03；配置数据管脚 19 BANK1 用户管脚；差分信号的负 端；存储器字节组 3；BPI 地址管 脚 02；配置数据管脚 18 BANK1 用户管脚；差分信号的正 端；存储器字节组 3；BPI 地址管 脚 01；配置数据管脚 17 BANK1 用户管脚；差分信号的负 端；存储器字节组 3；BPI 地址管 脚 0；配置数据管脚 26 BANK1 用户管脚；单端信号 BANK2 用户管脚；单端信号 BANK2 用户管脚；差分信号的正 端；存储器字节组 0；ADC 的差 分输入 0 正端 BANK2 用户管脚；差分信号的负 端；存储器字节组 0；ADC 的差 分输入 0 负端 BANK2 用户管脚；差分信号的正 端；存储器字节组 0；ADC 的差 分输入 8 正端 BANK2 用户管脚；差分信号的负 端；存储器字节组 0；ADC 的差 分输入 8 负端 BANK2 用户管脚；差分信号的正 端；存储器字节组 0 的 DDR DQS； ADC 的差分输入 1 正端 BANK2 用户管脚；差分信号的负 端；存储器字节组 0 的 DDR DQS； ADC 的差分输入 1 负端 BANK2 用户管脚；差分信号的正 端；存储器字节组 0； BANK2 用户管脚；差分信号的负 端；存储器字节组 0； BANK2 用户管脚；差分信号的正 端；存储器字节组 0；ADC 的差 分输入 9 正端 BANK2 用户管脚；差分信号的负 端；存储器字节组 0；ADC 的差 分输入 9 负端 BANK2 用户管脚；差分信号的正 端；存储器字节组 0； BANK2 用户管脚；差分信号的负 得 外 ， 不 料 U2_2P_G0_AD8P 2 供 A11 专 61 说明 62 D14 0 2 U2_5P_G0_AD9P 63 C14 0 2 U2_5N_G0_AD9N 64 B14 0 2 U2_6P_G0 65 B13 0 2 U2_6N_G0_VREF 技术手册 JFMK50 系列 FPGA 版本 2.0 32 / 119 位置 Memory Group Bank 信号名 说明 A13 1 2 U2_7P_G1_AD2P 67 A14 1 2 U2_7N_G1_AD2N 68 H14 1 2 U2_8P_G1_AD10P 69 G14 1 2 U2_8N_G1_AD10N 70 B16 1 2 U2_9P_G1_DQS_AD3P 71 B17 1 2 U2_9N_G1_DQS_AD3N 72 J14 1 2 73 H15 1 2 74 E15 1 2 75 E16 1 76 D15 ， 不 料 U2_10P_G1_AD11P U2_10N_G1_AD11N U2_11P_G1_SRC U2_11N_G1_SRC 2 U2_12P_G1_MRC 1 2 U2_12N_G1_MRC 资 2 1 供 C15 专 77 得 外 66 端；存储器字节组 0；特殊电平电 压参考阈值 BANK2 用户管脚；差分信号的正 端；存储器字节组 1；ADC 的差 分输入 2 正端 BANK2 用户管脚；差分信号的负 端；存储器字节组 1；ADC 的差 分输入 2 负端 BANK2 用户管脚；差分信号的正 端；存储器字节组 1；ADC 的差 分输入 10 正端 BANK2 用户管脚；差分信号的负 端；存储器字节组 1；ADC 的差 分输入 10 负端 BANK2 用户管脚；差分信号的正 端；存储器字节组 1 的 DDR DQS； ADC 的差分输入 3 正端 BANK2 用户管脚；差分信号的负 端；存储器字节组 1 的 DDR DQS； ADC 的差分输入 3 负端 BANK2 用户管脚；差分信号的正 端；存储器字节组 1；ADC 的差 分输入 11 正端 BANK2 用户管脚；差分信号的负 端；存储器字节组 1；ADC 的差 分输入 11 负端 BANK2 用户管脚；差分信号的正 端；存储器字节组 1；局部时钟管 脚 BANK2 用户管脚；差分信号的负 端；存储器字节组 1；局部时钟管 脚 BANK2 用户管脚；差分信号的正 端；存储器字节组 1；全局时钟管 脚 BANK2 用户管脚；差分信号的负 端；存储器字节组 1；全局时钟管 脚 BANK2 用户管脚；差分信号的正 端；存储器字节组 2；全局时钟管 脚 BANK2 用户管脚；差分信号的负 端；存储器字节组 2；全局时钟管 脚 BANK2 用户管脚；差分信号的正 端；存储器字节组 2；局部时钟管 传 序列号 78 G16 2 2 U2_13P_G2_MRC 79 H16 2 2 U2_13N_G2_MRC 80 F15 2 2 U2_14P_G2_SRC 技术手册 JFMK50 系列 FPGA 版本 2.0 33 / 119 位置 Memory Group Bank 信号名 81 F16 2 2 U2_14N_G2_SRC 82 K13 2 2 U2_15P_G2_DQS 83 J13 2 2 U2_15N_G2_DQS_ADV 84 E17 2 2 U2_16P_G2_A28 85 D17 2 2 U2_16N_G2_A27 86 A16 2 2 U2_17P_G2_A26 87 A15 2 2 U2_17N_G2_A25 88 K15 2 2 89 J15 2 2 90 E18 3 2 91 D18 3 料 U2_19P_G3_A22 2 U2_19N_G3_A21_VREF 92 G17 3 2 U2_20P_G3_A20 3 2 U2_20N_G3_A19 供 H17 专 93 资 序列号 说明 ， 不 得 外 传 脚 BANK2 用户管脚；差分信号的负 端；存储器字节组 2；局部时钟管 脚 BANK2 用户管脚；差分信号的正 端；存储器字节组 2 的 DDR DQS BANK2 用户管脚；差分信号的负 端；存储器字节组 2 的 DDR DQS； BPI FLASH 地址有效 BANK2 用户管脚；差分信号的正 端；存储器字节组 2；BPI 地址线 28 BANK2 用户管脚；差分信号的负 端；存储器字节组 2；BPI 地址线 27 BANK2 用户管脚；差分信号的正 端；存储器字节组 2；BPI 地址线 26 BANK2 用户管脚；差分信号的负 端；存储器字节组 2；BPI 地址线 25 BANK2 用户管脚；差分信号的正 端；存储器字节组 2；BPI 地址线 24 BANK2 用户管脚；差分信号的负 端；存储器字节组 2；BPI 地址线 23 BANK3 用户管脚；差分信号的正 端；存储器字节组 3；BPI 地址线 22 BANK3 用户管脚；差分信号的负 端；存储器字节组 3；BPI 地址线 21；特殊电平电压参考阈值 BANK2 用户管脚；差分信号的正 端；存储器字节组 3；BPI 地址线 20 BANK2 用户管脚；差分信号的负 端；存储器字节组 3；BPI 地址线 19 BANK2 用户管脚；差分信号的正 端；存储器字节组 3 的 DDR DQS； BANK2 用户管脚；差分信号的负 端；存储器字节组 3 的 DDR DQS； BPI 地址线 18 BANK2 用户管脚；差分信号的正 端；存储器字节组 3；BPI 地址线 17 U2_18P_G2_A24 U2_18N_G2_A23 94 J18 3 2 U2_21P_G3_DQS 95 J17 3 2 U2_21N_G3_DQS_A18 96 C17 3 2 U2_22P_G3_A17 技术手册 JFMK50 系列 FPGA 版本 2.0 34 / 119 信号名 说明 2 U2_22N_G3_A16 98 A18 3 2 U2_23P_G3_OE 99 B18 3 2 U2_23N_G3_WE 100 G18 3 2 U2_24P_G3_RS1 101 F18 3 2 U2_24N_G3_RS0 102 103 K16 D9 N/A N/A 2 3 U2_S25 U3_6N_G0_VREF 104 C9 N/A 3 U3_11P_G1_SRC 105 B9 N/A 3 106 B8 N/A 3 107 A8 N/A 108 C11 BANK2 用户管脚；差分信号的负 端；存储器字节组 3；BPI 地址线 16 BANK2 用户管脚；差分信号的正 端；存储器字节组 3；BPI FLASH 输出使能 BANK2 用户管脚；差分信号的负 端；存储器字节组 3；BPI FLASH 写使能 BANK2 用户管脚；差分信号的正 端；存储器字节组 3；RS1 和 RS0 组合管理 multiboot 是版本输出 BANK2 用户管脚；差分信号的负 端；存储器字节组 3；RS1 和 RS0 组合管理 multiboot 是版本输出 BANK2 用户管脚，单端信号 BANK3 用户管脚；差分负端； 存储器字节组 0；特殊电平电压参 考阈值 BANK3 用户管脚；差分信号的正 端；存储器字节组 1；局部时钟管 脚 BANK3 用户管脚；差分信号的负 端；存储器字节组 1；局部时钟管 脚 BANK3 用户管脚；差分信号的正 端；存储器字节组 1；全局时钟管 脚 BANK3 用户管脚；差分信号的负 端；存储器字节组 1；全局时钟管 脚 BANK3 用户管脚；差分信号的正 端；存储器字节组 2；全局时钟管 脚 BANK3 用户管脚；差分信号的负 端；存储器字节组 2；全局时钟管 脚 BANK3 用户管脚；差分信号的正 端；存储器字节组 2；局部时钟管 脚 BANK3 用户管脚；差分信号的负 端；存储器字节组 2；局部时钟管 脚 BANK3 用户管脚；差分信号的负 端；存储器字节组 3；局部时钟管 脚；特殊电平标准的电压参考阈 得 外 ， 不 U3_12P_G1_MRC 料 C10 专 109 U3_11N_G1_SRC 3 U3_12N_G1_MRC 3 U3_13P_G2_MRC N/A 3 U3_13N_G2_MRC 资 97 N/A 供 位置 传 Bank C16 Memory Group 3 序列号 110 A10 N/A 3 U3_14P_G2_SRC 111 A9 N/A 3 U3_14N_G2_SRC 112 D10 N/A 3 U3_19N_G3_VREF 技术手册 JFMK50 系列 FPGA 版本 2.0 35 / 119 序列号 位置 Memory Group Bank 信号名 113 114 K6 K5 N/A 0 4 4 U4_S0 U4_1P_G0 115 L4 0 4 U4_1N_G0 116 K3 0 4 U4_2P_G0 117 L3 0 4 U4_2N_G0 118 L1 0 4 U4_3P_G0_DQS 119 M1 0 4 U4_3N_G0_DQS 120 L6 0 4 U4_4P_G0 121 L5 0 4 U4_4N_G0 122 N1 0 4 U4_5P_G0 123 N2 0 4 124 M2 0 4 125 M3 0 4 ， 不 126 U1 1 127 V1 1 料 128 P2 129 R2 说明 U4_6P_G0 U4_7N_G1 1 4 U4_8P_G1 1 4 U4_8N_G1 V2 1 4 U4_9P_G1_DQS 资 4 专 U4_6N_G0_VREF U4_7P_G1 供 传 得 外 U4_5N_G0 4 130 值 BANK4 用户管脚；单端信号 BANK4 用户管脚；差分信号的正 端；存储器字节组 0 BANK4 用户管脚；差分信号的负 端；存储器字节组 0 BANK4 用户管脚；差分信号的正 端；存储器字节组 0 BANK4 用户管脚；差分信号的负 端；存储器字节组 0 BANK4 用户管脚；差分信号的正 端；存储器字节组 0 的 DDR DQS BANK4 用户管脚；差分信号的负 端；存储器字节组 0 的 DDR DQS BANK4 用户管脚；差分信号的正 端；存储器字节组 0 BANK4 用户管脚；差分信号的负 端；存储器字节组 0 BANK4 用户管脚；差分信号的正 端；存储器字节组 0 BANK4 用户管脚；差分信号的负 端；存储器字节组 0 BANK4 用户管脚；差分信号的正 端；存储器字节组 0 BANK4 用户管脚；差分信号的负 端；存储器字节组 0；特殊电平标 准的电压参考阈值 BANK4 用户管脚；差分信号的正 端；存储器字节组 1 BANK4 用户管脚；差分信号的负 端；存储器字节组 1 BANK4 用户管脚；差分信号的正 端；存储器字节组 1 BANK4 用户管脚；差分信号的负 端；存储器字节组 1 BANK4 用户管脚；差分信号的正 端；存储器字节组 1 的 DDR DQS BANK4 用户管脚；差分信号的负 端；存储器字节组 1 的 DDR DQS BANK4 用户管脚；差分信号的正 端；存储器字节组 1 BANK4 用户管脚；差分信号的负 端；存储器字节组 1 BANK4 用户管脚；差分信号的正 端；存储器字节组 1；局部时钟管 131 U2 1 4 U4_9N_G1_DQS 132 R1 1 4 U4_10P_G1 133 T1 1 4 U4_10N_G1 134 R3 1 4 U4_11P_G1_SRC 技术手册 JFMK50 系列 FPGA 版本 2.0 36 / 119 序列号 位置 Memory Group Bank 信号名 135 T3 1 4 U4_11N_G1_SRC 136 U3 1 4 U4_12P_G1_MRC 137 U4 1 4 U4_12N_G1_MRC 138 N5 2 4 U4_13P_G2_MRC 139 P5 2 4 U4_13N_G2_MRC 140 M4 2 4 U4_14P_G2_SRC 141 N4 2 4 U4_14N_G2_SRC 142 T5 2 4 143 T4 2 4 144 M6 2 4 145 N6 2 146 V5 147 V4 U4_15N_G2_DQS U4_16P_G2 2 4 U4_17P_G2 2 4 U4_17N_G2 资 U4_16N_G2 P3 2 4 U4_18P_G2 P4 2 4 U4_18N_G2 150 R6 3 4 U4_19P_G3 151 R5 3 4 U4_19N_G3_VREF 152 V6 3 4 U4_20P_G3 153 V7 3 4 U4_20N_G3 专 149 传 脚 BANK4 用户管脚；差分信号的负 端；存储器字节组 1；局部时钟管 脚 BANK4 用户管脚；差分信号的正 端；存储器字节组 1；全局时钟管 脚 BANK4 用户管脚；差分信号的负 端；存储器字节组 1；全局时钟管 脚 BANK4 用户管脚；差分信号的正 端；存储器字节组 2；全局时钟管 脚 BANK4 用户管脚；差分信号的负 端；存储器字节组 2；全局时钟管 脚 BANK4 用户管脚；差分信号的正 端；存储器字节组 2；局部时钟管 脚 BANK4 用户管脚；差分信号的负 端；存储器字节组 2；局部时钟管 脚 BANK4 用户管脚；差分信号的正 端；存储器字节组 2 的 DDR DQS BANK4 用户管脚；差分信号的负 端；存储器字节组 2 的 DDR DQS BANK4 用户管脚；差分信号的正 端；存储器字节组 2 BANK4 用户管脚；差分信号的负 端；存储器字节组 2 BANK4 用户管脚；差分信号的正 端；存储器字节组 2 BANK4 用户管脚；差分信号的负 端；存储器字节组 2 BANK4 用户管脚；差分信号的正 端；存储器字节组 2 BANK4 用户管脚；差分信号的负 端；存储器字节组 2 BANK4 用户管脚；差分信号的正 端；存储器字节组 3 BANK4 用户管脚；差分信号的负 端；存储器字节组 3；特殊电平标 准的电压参考阈值 BANK4 用户管脚；差分信号的正 端；存储器字节组 3 BANK4 用户管脚；差分信号的负 得 外 ， 不 料 U4_15P_G2_DQS 4 供 148 说明 技术手册 JFMK50 系列 FPGA 版本 2.0 37 / 119 位置 Memory Group Bank 信号名 154 U9 3 4 U4_21P_G3_DQS 155 V9 3 4 U4_21N_G3_DQS 156 U6 3 4 U4_22P_G3 157 U7 3 4 U4_22N_G3 158 R7 3 4 U4_23P_G3 159 T6 3 4 U4_23N_G3 160 R8 3 4 U4_24P_G3 161 T8 3 4 U4_24N_G3 162 163 164 U8 F5 E6 N/A N/A 0 4 5 5 U4_S25 U5_S0 U5_1P_G0 165 E5 0 5 166 G6 0 5 167 F6 0 料 168 H6 供 0 说明 传 U5_2P_G0 5 U5_2N_G0 5 U5_3P_G0_DQS H5 0 5 U5_3N_G0_DQS 170 E7 0 5 U5_4P_G0 171 D7 0 5 U5_4N_G0 172 C6 0 5 U5_5P_G0 173 C5 0 5 U5_5N_G0 端；DDR IP DQ[2] BANK4 用户管脚；差分信号的正 端；存储器字节组 3 的 DDR DQS BANK4 用户管脚；差分信号的负 端；存储器字节组 3 的 DDR DQS BANK4 用户管脚；差分信号的正 端；存储器字节组 3 BANK4 用户管脚；差分信号的负 端；存储器字节组 3 BANK4 用户管脚；差分信号的正 端；存储器字节组 3 BANK4 用户管脚；差分信号的负 端；存储器字节组 3 BANK4 用户管脚；差分信号的正 端；存储器字节组 3 BANK4 用户管脚；差分信号的负 端；存储器字节组 3 BANK4 用户管脚；单端信号 BANK5 用户管脚；单端信号 BANK5 用户管脚；差分信号的正 端；存储器字节组 0；ADC 的差 分输入 4 正端 BANK5 用户管脚；差分信号的负 端；存储器字节组 0；ADC 的差 分输入 4 负端 BANK5 用户管脚；差分信号的正 端；存储器字节组 0；ADC 的差 分输入 12 正端 BANK5 用户管脚；差分信号的负 端；存储器字节组 0；ADC 的差 分输入 12 负端 BANK5 用户管脚；差分信号的正 端；存储器字节组 0 的 DDR DQS； ADC 的差分输入 5 正端 BANK5 用户管脚；差分信号的负 端；存储器字节组 0 的 DDR DQS； ADC 的差分输入 5 负端 BANK5 用户管脚；差分信号的正 端；存储器字节组 0； BANK5 用户管脚；差分信号的负 端；存储器字节组 0； BANK5 用户管脚；差分信号的正 端； ADC 的差分输入 13 正端 BANK5 用户管脚；差分信号的负 端； ADC 的差分输入 13 负端 得 外 ， 不 U5_1N_G0 专 169 资 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 38 / 119 信号名 说明 5 U5_6P_G0 175 C7 0 5 U5_6N_G0_VREF 176 D5 1 5 U5_7P_G1 177 D4 1 5 U5_7N_G1 178 B7 1 5 U5_8P_G1 179 B6 1 5 U5_8N_G1 180 A6 1 5 U5_9P_G1_DQS 181 A5 1 5 U5_9N_G1_DQS 182 A4 1 5 183 A3 1 5 184 G4 1 185 G3 186 J4 BANK5 用户管脚；差分信号的正 端；存储器字节组 0； BANK5 用户管脚；差分信号的负 端；存储器字节组 0；特殊电平标 准的电压参考阈值 BANK5 用户管脚；差分信号的正 端；存储器字节组 1；ADC 的差 分输入 6 正端 BANK5 用户管脚；差分信号的负 端；存储器字节组 1；ADC 的差 分输入 6 负端 BANK5 用户管脚；差分信号的正 端；存储器字节组 1；ADC 的差 分输入 14 正端 BANK5 用户管脚；差分信号的负 端；存储器字节组 1； ADC 的差 分输入 14 负端 BANK5 用户管脚；差分信号的正 端；存储器字节组 1 的 DDR DQS BANK5 用户管脚；差分信号的负 端；存储器字节组 1 的 DDR DQS BANK5 用户管脚；差分信号的正 端；存储器字节组 1； ADC 的差 分输入 15 正端； BANK5 用户管脚；差分信号的负 端；存储器字节组 1； ADC 的差 分输入 15 负端 BANK5 用户管脚；差分信号的正 端；存储器字节组 1；局部时钟输 入 BANK5 用户管脚；差分信号的负 端；存储器字节组 1；局部时钟输 入 BANK5 用户管脚；差分信号的正 端；存储器字节组 1；全局时钟输 入 BANK5 用户管脚；差分信号的负 端；存储器字节组 1；全局时钟输 入 BANK5 用户管脚；差分信号的正 端；存储器字节组 2；全局时钟输 入 BANK5 用户管脚；差分信号的负 端；存储器字节组 2；全局时钟输 入 BANK5 用户管脚；差分信号的正 得 外 ， 不 174 料 位置 传 Bank D8 Memory Group 0 序列号 U5_10P_G1 U5_10N_G1 U5_11P_G1_SRC 1 5 U5_11N_G1_SRC 1 5 U5_12P_G1_MRC H4 1 5 U5_12N_G1_MRC 188 F3 2 5 U5_13P_G2_MRC 189 F4 2 5 U5_13N_G2_MRC 190 C4 2 5 U5_14P_G2_SRC 供 专 187 资 5 技术手册 JFMK50 系列 FPGA 版本 2.0 39 / 119 序列号 位置 Memory Group Bank 信号名 说明 B4 2 5 U5_14N_G2_SRC 192 E3 2 5 U5_15P_G2_DQS 193 D3 2 5 U5_15N_G2_DQS 194 J3 2 5 U5_16P_G2 195 J2 2 5 U5_16N_G2 196 B2 2 5 U5_17P_G2 197 B3 2 5 U5_17N_G2 198 A1 2 5 U5_18P_G2 199 B1 2 5 U5_18N_G2 200 G2 3 5 201 H2 3 5 202 C1 3 5 203 C2 3 204 H1 205 G1 U5_19N_G3_VREF U5_20P_G3 3 5 U5_21P_G3_DQS 3 5 U5_21N_G3_DQS 资 U5_20N_G3 E2 3 5 U5_22P_G3 D2 3 5 U5_22N_G3 208 K1 3 5 U5_23P_G3 209 K2 3 5 U5_23N_G3 210 E1 3 5 U5_24P_G3 211 F1 3 5 U5_24N_G3 专 207 得 外 ， 不 料 U5_19P_G3 5 供 206 传 191 端；存储器字节组 2；局部时钟输 入 BANK5 用户管脚；差分信号的负 端；存储器字节组 2；局部时钟输 入 BANK5 用户管脚；差分信号的正 端；存储器字节组 2 的 DDR DQS； BANK5 用户管脚；差分信号的负 端；存储器字节组 2 的 DDR DQS； BANK5 用户管脚；差分信号的正 端；存储器字节组 2； BANK5 用户管脚；差分信号的负 端；存储器字节组 2； BANK5 用户管脚；差分信号的正 端；存储器字节组 2； BANK5 用户管脚；差分信号的负 端；存储器字节组 2； BANK5 用户管脚；差分信号的正 端；存储器字节组 2； BANK5 用户管脚；差分信号的负 端；存储器字节组 2； BANK5 用户管脚；差分信号的正 端；存储器字节组 3； BANK5 用户管脚；差分信号的负 端；存储器字节组 3；特殊电平标 准的电压参考阈值 BANK5 用户管脚；差分信号的正 端；存储器字节组 3； BANK5 用户管脚；差分信号的负 端；存储器字节组 3； BANK5 用户管脚；差分信号的正 端；存储器字节组 3 的 DDR DQS； BANK5 用户管脚；差分信号的负 端；存储器字节组 3 的 DDR DQS； BANK5 用户管脚；差分信号的正 端；存储器字节组 3； BANK5 用户管脚；差分信号的负 端；存储器字节组 3； BANK5 用户管脚；差分信号的正 端；存储器字节组 3； BANK5 用户管脚；差分信号的负 端；存储器字节组 3； BANK5 用户管脚；差分信号的正 端；存储器字节组 3； BANK5 用户管脚；差分信号的负 技术手册 JFMK50 系列 FPGA 版本 2.0 40 / 119 序列号 位置 Memory Group Bank 信号名 212 213 214 215 216 217 218 219 220 221 222 223 224 225 226 227 228 229 J5 P10 L10 H9 H10 K10 E8 E10 L9 J9 E9 P12 P13 P7 E11 E13 P11 P8 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 5 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 U5_S25 F0_CFG_DONE NC F0_GNDADC F0_VCCADC F0_VREFP F0_VCCBAT F0_TCK NC F0_VREFN F0_CFG_CLK F0_CFG_T0 F0_CFG_T1 F0_CFG_STA F0_TDI F0_TDO F0_CFG_T2 F0_CFG_V 230 231 232 233 234 235 236 237 238 239 240 241 242 243 244 245 246 247 248 249 250 251 252 253 254 P9 E12 A12 A2 B15 B5 C18 C8 D11 D1 E14 E4 F17 F11 F9 F7 G12 G10 G8 H13 H11 H7 H3 J16 J12 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 0 0 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 端；存储器字节组 3； BANK5 用户管脚；单端信号 配置完成信号 传 ADC 模拟地 ADC 模拟电源 ADC 1.25V 参考电源输入，正端 保存密钥的电池电源输入 JTAG 时钟 ADC 1.25V 参考电源输入，负端 配置时钟 配置模式选择 配置模式选择 配置 memory 的初始化标识 JTAG 数据输入 JTAG 数据输出 配置模式选择 选择配置相关 BANK 在配置过程 中的电压 配置使能 JTAG 模式选择 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 得 外 ， 不 料 资 供 专 说明 F0_CFG_ENB F0_TMS GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND 技术手册 JFMK50 系列 FPGA 版本 2.0 41 / 119 专 说明 N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 0 1 1 GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND GND VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCCORE VCCSUP VCCSUP VCCSUP VCCSUP F0_VCCP U1_VCCP U1_VCCP 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 数字地 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 核电压输入管脚 辅助电压输入管脚 辅助电压输入管脚 辅助电压输入管脚 辅助电压输入管脚 BANK0 电压输入管脚 BANK1 电压输入管脚 BANK1 电压输入管脚 得 外 传 信号名 ， 不 J8 J6 K11 K7 L12 L8 L2 M15 M11 M9 M7 M5 N18 N12 N10 N8 P1 R14 R4 T17 T7 U10 V13 V3 F8 G9 G7 H8 J11 J7 K8 L11 L7 M10 M8 N11 N9 N7 F12 H12 K12 M12 R9 L17 N13 Bank 料 255 256 257 258 259 260 261 262 263 264 265 266 267 268 269 270 271 272 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288 289 290 291 292 293 294 295 296 297 298 299 Memory Group N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 资 位置 供 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 42 / 119 信号名 说明 1 1 1 1 2 2 2 2 2 2 3 4 4 4 4 4 4 5 5 5 5 5 5 N/A N/A U1_VCCP U1_VCCP U1_VCCP U1_VCCP U2_VCCP U2_VCCP U2_VCCP U2_VCCP U2_VCCP U2_VCCP U3_VCCP U4_VCCP U4_VCCP U4_VCCP U4_VCCP U4_VCCP U4_VCCP U5_VCCP U5_VCCP U5_VCCP U5_VCCP U5_VCCP U5_VCCP VCCHRAM VCCHRAM BANK1 电压输入管脚 BANK1 电压输入管脚 BANK1 电压输入管脚 BANK1 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK2 电压输入管脚 BANK3 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK4 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 BANK5 电压输入管脚 内部 RAM 的电压输入管脚 内部 RAM 的电压输入管脚 传 P16 T12 U15 V18 A17 C13 D16 G15 H18 K14 B10 K4 N3 P6 T2 U5 V8 A7 C3 D6 F2 G5 J1 F10 G11 Bank 得 外 300 301 302 303 304 305 306 307 308 309 310 311 312 313 314 315 316 317 318 319 320 321 322 323 324 Memory Group N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A ， 不 位置 专 供 资 料 序列号 技术手册 JFMK50 系列 FPGA 版本 2.0 43 / 119 5 性能指标 5.1 器件工作条件 描述 最小值 典型值 最大值 单位 核电压 辅助电压 内部高速 RAM 电压 I/O Bank 电压 I/O 输入电压 I/O 输入电压 VCCP 为 3.3V，VREF 和差分 I/O 标准为 TMDS_33 时 当钳位二极管正向偏置时，通电或未通电 BANK 中任 何引脚的最大电流。 电池电压 0.97 1.71 0.97 1.14 -0.20 -0.20 1.00 1.80 1.00 - 1.03 1.89 1.03 3.45 VCCP+0.20 2.625 V V V V V V - - 10 mA 0 - 1.89 V UHST 发送器和接收器电路的内核电源电压 UHST 发送器和接收器终端电路的模拟电源电压 0.97 1.17 1.0 1.2 1.03 1.23 V V ADC 相对于 GNDADC 的电源电压 外部参考电压 1.71 1.20 1.80 1.25 1.89 1.30 V V 结温(JFMK50、JFMK50T4) 结 温 (JFMK50-AS 、 JFMK50T4-AS 、 JFMK50-N 、 JFMK50T4-N) -40 -55 - +100 +125 ℃ ℃ 得 外 信号 FPGA 逻辑 VCCCORE VCCSUP VCCHRAM VCCP VIN 传 表 5-1 推荐工作条件 IIN 专 供 资 料 ， 不 VCCBAT UHST VUHSTVCC VUHSTVTT SYS_MON VCCADC VREFP 工作温度 TJ TJ 技术手册 JFMK50 系列 FPGA 版本 2.0 44 / 119 5.2 电参数 5.2.1 电特性参数 表 5-2 电特性 VCCCORE 电源静态电流 ICCCOREQ VCCP 电源静态电流 d ICCPQ ICCPQ VCCHRAM 电源静态电流 ICCHRAMQ VCCCORE 上电电流 ICCCOREMAX VCCSUP 上电电流 ICCSUPMAX VCCP 上电电流 ICCPMAX VCCHRAM 上电电流 ICCHRAMMAX 注 注 供 VREF 漏电流 IREF 输入或输出漏电流 IL 专 IIN 管脚上拉电流 注 注 注 IRPU 注 上电顺序 VCCCORE、VCCHRAM、VCCSUP、VCCPc， VCCCORE=1.0V，VCCSUP=1.8V，VCCP=3.3V， VCCP_0=1.8V，VCCHRAM=1.0V 料 资 数据保持 VCCCORE 电压 注 （低于该电压时，配置数 VDRINT 据可能会丢失） 数据保持 VCCSUP 电压（低 注 于该电压时，配置数据可 VDRI 能会丢失） 最大 — 10 mA — 100 mA — 10 mA — 20 mA — ICCCOREQ+300 mA — ICCSUPQ+50 mA — ICCPQ+50/Bank mA — ICCHRAMQ+100 mA 得 外 VCCP0 电源静态电流 最小 mA 器件没有配置，没有输出电流负载，没有使能上 拉电阻，并且所有 I/O 引脚处于三态或者悬空， — VCCCORE=1.03V，VCCSUP=1.89V，VCCP=3.465V， VCCHRAM=1.03V，VCCP 0=3.465V 注 单位 1000 注 ICCSUPQ 极限值 — 注 VCCSUP 电源静态电流 钳位二极管正偏时的最 大输入电流 测 试 方 法 传 符号 ， 不 特性 条件 （除非另有规定，0.97V≤VCCCORE≤1.03V， 1.71V≤VCSUP≤1.89V，-40℃≤TA≤100℃) VCCP=3.3V，VCCP 0=1.8V，VCCSUP=1.8V，初始 VCCCORE=1.0V — 0.85 — V VCCP=3.3V，VCCP_0=1.8V，初始 VCCSUP=1.8V， VCCCORE=1.0V — 1.5 — V VIN =VCCP+0.2V — — 10 mA — — — 15 µA 每个引脚的输入或输出漏电流，VCCCORE=1.0V， — VCCSUP=1.8V，VCCP 0=1.8V，VCCP3.465V — 15 µA 管脚上拉使能，VIN=0V，VCCP=3.3V， VCCCORE=1.0V，VCCSUP=1.8V，VCCP 0=1.8V -330 -90 µA -250 -68 µA -250 -34 µA 管脚上拉使能，VIN=0V，VCCP=2.5V， VCCCORE=1.0V，VCCSUP=1.8V，VCCP 0=1.8V 管脚上拉使能，VIN=0V，VCCP=1.8V， VCCCORE=1.0V，VCCSUP=1.8V，VCCP 0=1.8V — 技术手册 JFMK50 系列 FPGA 版本 2.0 45 / 119 IRPD 管脚下拉电流 注 电池电源电流 IBAT VCCADC 电源静态电流 ICCADC 注 最大 -23 µA 管脚上拉使能，VIN=0V，VCCP=1.2V， VCCORE=1.0V，VCCSUP=1.8V，VCCP 0=1.8V -120 -12 µA 管脚下拉使能，VIN=VCCP，VCCP=3.3V， VCCCORE=1.0V，VCCSUP=1.8V，VCCP 0=1.8V — 68 330 µA 管脚下拉使能，VIN=VCCP，VCCP=1.8V， VCCCORE=1.0V，VCCSUP=1.8V，VCCP 0=1.8V — 45 250 µA VBAT=1.89V — — 1500 nA — 25 mA 28 65 ohm 35 75 ohm 44 90 ohm UNTUNED_SPLIT_50 — — ， 不 RIN_TERM 最小 -200 UNTUNED_SPLIT_40 interm 终端阻抗 单位 管脚上拉使能，VIN=0V，VCCP=1.5V， VCCCORE=1.0V，VCCSUP=1.8V，VCCP 0=1.8V VCCADC=1.89V 注 极限值 传 符号 测 试 方 法 得 外 特性 条件 （除非另有规定，0.97V≤VCCCORE≤1.03V， 1.71V≤VCSUP≤1.89V，-40℃≤TA≤100℃) UNTUNED_SPLIT_60 输入电容 a CIN f=1MHz，VIN=0.1V，TA=25℃ — — 30 pF 功能测试 b — VCCCORE=1.0V，VCCSUP=1.8V，VCCP 0=1.8V，VCCP= — 典型电压，-40℃≤TA≤100℃ — — — 注 供 资 料 注：该参数进行三温电性能参数评估试验。功能测试包括可编程资源功能（可编程资源功能测试覆盖器件内部所提供 LB、 IOP、CU、CK 的类型），以及互联资源。 a 仅在初始鉴定或产品重新设计及工艺更改时进行。抽样方案为 116（0），样本大小 116 是指引出端数，至少从 3 只样品中 抽取。 b 功能测试内容如下： 1 可编程资源功能：可编程资源功能测试覆盖器件内部所提供的所有类型（HRAM、LB、IOU、IOP、CU，CCMU，ANALOG、 CK，DDR PHY，ADC，UHST）、以及每一类型所有坐标位置的用户可编程资源； 2 配置功能：配置功能测试覆盖所提供的所有配置功能。同时覆盖所有配置存储阵列； 3 互联资源； 4 典型应用。 c 设置 ATE 电源通道电流上限，在此上电顺序条件下给被测电路上电，判断电路能否正常启动。 d Vccp 电源静态电流是指 VCCP_1、VCCP_2、VCCP_3、VCCP_4、VCCP_5 电源静态电流。 专 5.2.2 IO 电特性参数 特性 符号 输入低 电 平 电 VIL 压 表 5-3 IOU 单端接口标准输入直流性能指标—输入低电平电压 条件 极限值 （除非另有规定，VCCCORE=1.0V，VCCSUP=1.8V，VCCP 测 试 方 0=1.8V，95%×典型电源电压≤VCCP≤105%×典型电源电 法 最小 压，-40℃≤TA≤100℃，VREF=VCCP 典型电源电压/2) 注 HSTL_I，典型电源电压 1.5V -0.3 注 HSTL_I_18，典型电源电压 1.8V -0.3 — 注 HSTL_II，典型电源电压 1.5V -0.3 注 HSTL_II_18，典型电源电压 1.8V -0.3 单位 最大 VREF-0.12 VREF -0.12 VREF -0.12 VREF -0.12 V V V V 技术手册 JFMK50 系列 FPGA 版本 2.0 46 / 119 符号 LVTTL，典型电源电压 3.3V 注 MOBILE_DDR,典型电源电压 1.8V PCI33_3，典型电源电压 3.3V 注 SSTL135，典型电源电压 1.35V 注 注 SSTL135_R，典型电源电压 1.35V 注 SSTL15，典型电源电压 1.5V 注 SSTL15_R，典型电源电压 1.5V 注 SSTL18_I，典型电源电压 1.8V 注 SSTL18_II，典型电源电压 1.8V 注：该参数进行三温电性能参数评估试验。 VREF -0.15 30% VCCP 30% VCCP 30% VCCP 0.7 0.8 V V V V V V -0.3 0.8 V -0.3 -0.4 -0.3 -0.3 -0.3 -0.3 -0.3 -0.3 20% VCCP 30% VCCP VREF–0.11 VREF–0.11 VREF–0.12 VREF–0.12 VREF–0.145 VREF–0.145 V V V V V V V 得 外 注 单位 最大 传 特性 条件 极限值 （除非另有规定，VCCCORE=1.0V，VCCSUP=1.8V，VCCP 测 试 方 0=1.8V，95%×典型电源电压≤VCCP≤105%×典型电源电 法 最小 压，-40℃≤TA≤100℃，VREF=VCCP 典型电源电压/2) 注 HSUL_12，典型电源电压 1.2V -0.3 LVCMOS12，典型电源电压 1.2V -0.3 LVCMOS15，典型电源电压 1.5V 注 -0.3 LVCMOS18，典型电源电压 1.8V 注 -0.3 注 LVCMOS25，典型电源电压 2.5V -0.3 注 LVCMOS33，典型电源电压 3.3V -0.3 表 5-4 IOU 单端接口标准输入直流性能指标—输入高电平电压 专 供 资 料 ， 不 条件 极限值 （除非另有规定，VCCCORE=1.0V，VCCSUP=1.8V，VCCP 测试方 特性 符号 0=1.8V，95%×典型电源电压≤VCCP≤105%×典型电源电 法 最小 压，-40℃≤TA≤100℃，VREF =VCCP 典型电源电压/2) 注 HSTL_I，典型电源电压 1.5V VREF +0.12 注 HSTL_I_18，典型电源电压 1.8V VREF +0.15 注 HSTL_II，典型电源电压 1.5V VREF +0.12 注 HSTL_II_18，典型电源电压 1.8V VREF +0.15 HSUL_12，典型电源电压 1.2V 注 VREF +0.15 LVCMOS12，典型电源电压 1.2V 70% VCCP 注 LVCMOS15，典型电源电压 1.5V 70% VCCP 注 LVCMOS18，典型电源电压 1.8V 70% VCCP 注 LVCMOS25，典型电源电压 2.5V 1.7 输入高 注 电 平 电 VIH LVCMOS33，典型电源电压 3.3V — 2 注 压 LVTTL，典型电源电压 3.3V 2 注 MOBILE_DDR,典型电源电压 1.8V 80% VCCP 注 PCI33_3，典型电源电压 3.3V 50% VCCP 注 SSTL135，典型电源电压 1.35V VREF +0.145 注 SSTL135_R，典型电源电压 1.35V VREF +0.11 注 SSTL15，典型电源电压 1.5V VREF +0.12 注 SSTL15_R，典型电源电压 1.5V VREF +0.12 注 SSTL18_I，典型电源电压 1.8V VREF +0.145 注 SSTL18_II，典型电源电压 1.8V VREF +0.145 注：该参数进行三温电性能参数评估试验。 最大 VCCP+0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 3.45 3.45 VCCP +0.3 VCCP +0.5 VCCP +0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 VCCP +0.3 单位 V V V V V V V V V V V V V V V V V V V 技术手册 JFMK50 系列 FPGA 版本 2.0 47 / 119 表 5-5 IOU 单端接口标准输出直流性能指标——输出低电平电压 符号 单位 HSTL_I，典型电源电压 1.5V，IOL = 8mA 注6 HSTL_I_18，典型电源电压 1.8V，IOL = 8mA HSTL_II，典型电源电压 1.5V，IOL = 16mA 注6 注6 HSTL_II_18，典型电源电压 1.8V，IOL = 16mA HSUL_12，典型电源电压 1.2V，IOL = 0.1mA LVCMOS12，典型电源电压 1.2V，IOL 注6 注3 注6 LVCMOS25，典型电源电压 2.5V，IOL 注4 注6 LVCMOS33，典型电源电压 3.3V，IOL 注4 注6 — ， 不 MOBILE_DDR，典型电源电压 1.8V，IOL = 0.1mA PCI33_3，典型电源电压 3.3V，IOL = 1.5mA 注6 SSTL135_R，典型电源电压 1.35V，IOL = 8.9mA 料 注6 注6 SSTL135，典型电源电压 1.35V，IOL = 13mA 注6 注6 SSTL15_R，典型电源电压 1.5V，IOL = 8.9mA 注6 注6 资 SSTL18_I，典型电源电压 1.8V，IOL = 8mA SSTL18_II，典型电源电压 1.8V，IOL = 13.4mA 注 6 0.4 V — 0.4 V — 0.4 V — 20% VCCP V 0.4 V 25% VCCP V — 0.45 V — 0.4 V — 0.4 V — 0.45 V — 10% VCCP V — 10% VCCP V — VCCP /2-0.15 V — VCCP /2-0.15 V — VCCP /2-0.175 V — VCCP /2-0.175 V — VCCP /2-0.47 V — VCCP /2-0.5 V 供 在 I/O 中支持的驱动能力为 4，8，12mA。 在 I/O 中支持的驱动能力为 4，8，12，16mA。 在 I/O 中支持的驱动能力为 4，8，12，16，24mA。 在 I/O 中支持的驱动能力为 4，8，12，16mA。 在 I/O 中支持的驱动能力为 4，8，12，16，24mA。 该参数进行三温电性能参数评估试验。 专 注 1. 2. 3. 4. 5. 6. — — 注5 注6 SSTL15，典型电源电压 1.5V，IOL = 13mA V 得 外 LVCMOS18，典型电源电压 1.8V，IOL LVTTL，典型电源电压 3.3V，IOL 0.4 — 注1 LVCMOS15，典型电源电压 1.5V，IOL 注 2 注 6 输 出 低 电 平 电 VOL 压 注6 — 传 特性 条件 极限值 （除非另有规定，VCCCORE=1.0V，VCCSUP =1.8V， 测 试 方 VCCP 0=1.8V ， VCCP=95%× 典 型 电 源 电 压 ， 法 最小 最大 -40℃≤TA≤100℃，VREF= VCCP 典型电源电压/2) 特性 符号 输出 VOH 高电 表 5-6 IOU 单端接口标准输出直流性能指标——输出高电平电压 条件 （除非另有规定，VCCCORE=1.0V，VCCSUP = 1.8V，VCCP 测 试 0=1.8V，VCCP=95%×典型电源电压，-40℃≤TA≤100℃，VREF= 方法 VCCP 典型电源电压/2) HSTL_I，典型电源电压 1.5V，IOH = 8mA 注 6 — HSTL_I_18，典型电源电压 1.8V，IOH = 8mA 注 6 极限值 最小 最大 VCCP-0.4 VCCP -0.4 — — 单 位 V V 技术手册 JFMK50 系列 FPGA 版本 2.0 48 / 119 在 I/O 中支持的驱动能力为 4，8，12mA。 在 I/O 中支持的驱动能力为 4，8，12，16mA。 在 I/O 中支持的驱动能力为 4，8，12，16，24mA。 在 I/O 中支持的驱动能力为 4，8，12，16mA。 在 I/O 中支持的驱动能力为 4，8，12，16，24mA。 该参数进行三温电性能参数评估试验。 最大 VCCP -0.5 VCCP -0.4 80% VCCP VCCP -0.45 70% VCCP VCCP -0.55 VCCP -0.4 VCCP -0.4 2.4 90% VCCP 90% VCCP VCCP /2+0.15 VCCP /2+0.15 VCCP /2+0.175 VCCP /2+0.175 VCCP /2+0.47 VCCP /2+0.45 — — — — — — — — — — — — — — — — — V V V V V V V V V V V V V V V V V ， 不 注 1. 2. 3. 4. 5. 6. 最小 单 位 传 平电 压 极限值 得 外 特性 符号 条件 （除非另有规定，VCCCORE=1.0V，VCCSUP = 1.8V，VCCP 测 试 0=1.8V，VCCP=95%×典型电源电压，-40℃≤TA≤100℃，VREF= 方法 VCCP 典型电源电压/2) 注 HSTL_II，典型电源电压 1.5V，IOH = 16mA 6 注 HSTL_II_18，典型电源电压 1.8V，IOH = 16mA 6 HSUL_12，典型电源电压 1.2V，IOH = 0.1mA 注 6 LVCMOS12，典型电源电压 1.2V，IOH 注 1 注 注 LVCMOS15，典型电源电压 1.5V，IOH 2 6 注 注 LVCMOS18，典型电源电压 1.8V，IOH 3 6 注 注 LVCMOS25，典型电源电压 2.5V，IOH 4 6 注 注 LVCMOS33，典型电源电压 3.3V，IOH 4 6 注 注 LVTTL，典型电源电压 3.3V，IOH 5 6 注 MOBILE_DDR，典型电源电压 1.8V，IOH = 0.1mA 6 注6 PCI33_3，典型电源电压 3.3V，IOH = 0.5mA 注 SSTL135，典型电源电压 1.35V，IOH = 13mA 6 注 SSTL135_R，典型电源电压 1.35V，IOH = 8.9mA 6 注6 SSTL15，典型电源电压 1.5V，IOH = 13mA 注 SSTL15_R，典型电源电压 1.5V，IOH = 8.9mA 6 注 SSTL18_I，典型电源电压 1.8V，IOH = 8mA 6 注 SSTL18_II，典型电源电压 1.8V，IOH = 13.4mA 6 表 5-7 IOU 差分接口标准的直流性能指标 专 单位 最大 VOD VOCM VID VICM RT=100Ω，跨接于 Q 和 QB 端口 RT=100Ω，跨接于 Q 和 QB 端口 — — 0.247 0.55 0.2 0.3 0.6 1.6 0.6 VCCSUP V V V V VOD VOCM VID VICM RT=100Ω，跨接于 Q 和 QB 端口 RT=100Ω，跨接于 Q 和 QB 端口 — — 0.1 0.35 0.1 0.2 0.4 1.4 0.4 VCCSUP V V V V VOD VOCM VID VICM RT=100Ω，跨接于 Q 和 QB 端口 RT=100Ω，跨接于 Q 和 QB 端口 — — 0.1 0.55 0.1 0.3 0.6 1.6 0.6 1.5 V V V V VOD VOCM 输出端上拉 50ohm 到 VCCO 输出端上拉 50ohm 到 VCCO 0.4 VCCP-0.405 0.8 VCCP -0.19 V V 供 MINI_LVDS_25 注 输出差模电压 输出共模电压 输入差模电压 输入共模电压 注 PPDS_25 输出差模电压 输出共模电压 输入差模电压 输入共模电压 注 RSDS_25 输出差模电压 输出共模电压 输入差模电压 输入共模电压 TMDS33 输出差模电压 输出共模电压 料 符号 资 特性 条件 极限值 （除非另有规定，VCCCORE=1.0V，VCCSUP = 1.8V ， VCCP 0=1.8V ， 95%× 典 型 电 源 电 压 ≤VCCP≤105%× 典 型 电 源 电 压 ， 最小 -40℃≤TA≤100℃) 技术手册 JFMK50 系列 FPGA 版本 2.0 49 / 119 符号 VID 输入差模电压 输入共模电压 VICM 注 LVDS_25 输出高电平电压 VOH RT=100Ω，跨接于 Q 和 QB 端口 VOL RT=100Ω，跨接于 Q 和 QB 端口 输出低电平电压 输出差模电压 VODIFF RT=100Ω，跨接于 Q 和 QB 端口 输出共模电压 VOCM RT=100Ω，跨接于 Q 和 QB 端口 输入差模电压 VIDIFF 输入共模电压为 1.25V 输入共模电压 VICM 输入差模电压为+/-350mV 注：该参数进行三温电性能参数评估试验。 极限值 单位 最小 最大 0.15 2.7 1.2 3.23 V V — 0.4 247 0.55 100 0.3 1.8 — 600 1.625 600 1.5 V V mV V mV V 传 特性 条件 （除非另有规定，VCCCORE=1.0V，VCCSUP = 1.8V ， VCCP 0=1.8V ， 95%× 典 型 电 源 电 压 ≤VCCP≤105%× 典 型 电 源 电 压 ， -40℃≤TA≤100℃) — — 表 5-8 IOU 差分接口标准输入直流性能指标—互补差分输入共模电压 料 ， 不 得 外 条件 极限值 （除非另有规定，VCCCORE=1.0V，VCCSUP = 1.8V，VCCP 测 试 方 特性 符号 0=1.8V，95%×典型电源电压≤VCCP≤105%×典型电源电压， 法 最小 -40℃≤TA≤100℃) DIFF_HSTL_I，典型电源电压 1.5V 0.3 DIFF_HSTL_I_18，典型电源电压 1.8V 0.3 DIFF_HSTL_II，典型电源电压 1.5V 0.3 DIFF_HSTL_II_18，典型电源电压 1.8V 0.3 DIFF_HSUL_12，典型电源电压 1.2V 0.3 输 入 0.3 VICM DIFF_MOBILE_DDR，典型电源电压 1.8V 共 模 注 — DIFF_SSTL135，典型电源电压 1.35V 0.3 电压 DIFF_SSTL135_R，典型电源电压 1.35V 0.3 DIFF_SSTL15，典型电源电压 1.5V 0.3 DIFF_SSTL15_R，典型电源电压 1.5V 0.3 DIFF_SSTL18_I，典型电源电压 1.8V 0.3 DIFF_SSTL18_II，典型电源电压 1.8V 0.3 注：该参数进行三温电性能参数评估试验。 单位 最大 1.125 1.425 1.125 1.425 0.85 1.425 1 1 1.125 1.125 1.425 1.425 V V V V V V V V V V V V 表 5-9 IOU 差分接口标准输入直流性能指标—互补差分输入差模电压 专 供 资 条件 （除非另有规定，VCCCORE=1.0V，VCCSUP =1.8V， 测 试 方 特性 符号 VCCP 0=1.8V，95%×典型电源电压≤VCCP≤105%×典型 法 电源电压， -40℃≤TA≤100℃) DIFF_HSTL_I，典型电源电压 1.5V DIFF_HSTL_I_18，典型电源电压 1.8V DIFF_HSTL_II，典型电源电压 1.5V DIFF_HSTL_II_18，典型电源电压 1.8V DIFF_HSUL_12，典型电源电压 1.2V DIFF_MOBILE_DDR，典型电源电压 1.8V 输入差模 VID — 注 电压 DIFF_SSTL135，典型电源电压 1.35V DIFF_SSTL135_R，典型电源电压 1.35V DIFF_SSTL15，典型电源电压 1.5V DIFF_SSTL15_R，典型电源电压 1.5V DIFF_SSTL18_I，典型电源电压 1.8V DIFF_SSTL18_II，典型电源电压 1.8V 注：该参数进行三温电性能参数评估试验。 极限值 单位 最小 最大 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1 — — — — — — — — — — — — V V V V V V V V V V V V 技术手册 JFMK50 系列 FPGA 版本 2.0 50 / 119 表 5-10 IOU 差分接口标准输入直流性能指标—输出低电压 极限值 最小 — — — — — — — — — — — — 得 外 符号 单位 最大 0.4 0.4 0.4 0.4 20%VCCP 10% VCCP VCCP/2-0.15 VCCP /2-0.15 VCCP /2-0.175 VCCP /2-0.175 VCCP /2-0.47 VCCP /2-0.5 V V V V V V V V V V V V 传 条件 测 试 （除非另有规定，VCCCORE=1.0V，VCCSUP =1.8V，VCCP 方法 0=1.8V，VCCO=95%×典型电源电压，-40℃≤TA≤100℃) DIFF_HSTL_I，典型电源电压 1.5V，IOL=8mA DIFF_HSTL_I_18，典型电源电压 1.8V，IOL =8mA DIFF_HSTL_II，典型电源电压 1.5V，IOL =16mA DIFF_HSTL_II_18，典型电源电压 1.8V，IOL =16mA DIFF_HSUL_12，典型电源电压 1.2V，IOL =0.1mA DIFF_MOBILE_DDR，典型电源电压 1.8V，IOL =0.1mA 输出低电 VOL — 注 平电压 DIFF_SSTL135，典型电源电压 1.35V，IOL =13mA DIFF_SSTL135_R，典型电源电压 1.35V，IOL =8.9mA DIFF_SSTL15，典型电源电压 1.5V，IOL =13mA DIFF_SSTL15_R，典型电源电压 1.5V，IOL =8.9mA DIFF_SSTL18_I，典型电源电压 1.8V，IOL =8mA DIFF_SSTL18_II，典型电源电压 1.8V，IOL =13.4mA 注：该参数进行三温电性能参数评估试验。 特性 表 5-11 IOU 差分接口标准输入直流性能指标—输出高电压 资 料 ， 不 条件 测 试 特性 符号 （除非另有规定，VCCCORE=1.0V，VCCSUP =1.8V，VCCP 方法 0=1.8V，VCCP=95%×典型电源电压，-40℃≤TA≤100℃) DIFF_HSTL_I，典型电源电压 1.5V，IOH=8mA DIFF_HSTL_I_18，典型电源电压 1.8V，IOH =8mA DIFF_HSTL_II，典型电源电压 1.5V，IOH =16mA DIFF_HSTL_II_18，典型电源电压 1.8V，IOH =16mA DIFF_HSUL_12，典型电源电压 1.2V，IOH =0.1mA DIFF_MOBILE_DDR，典型电源电压 1.8V，IOH =0.1mA 输出高电 VOH — 注 平电压 DIFF_SSTL135，典型电源电压 1.35V，IOH =13mA DIFF_SSTL135_R，典型电源电压 1.35V，IOH =8.9mA DIFF_SSTL15，典型电源电压 1.5V，IOH =13mA DIFF_SSTL15_R，典型电源电压 1.5V，IOH =8.9mA DIFF_SSTL18_I，典型电源电压 1.8V，IOH =8mA DIFF_SSTL18_II，典型电源电压 1.8V，IOH =13.4mA 注：该参数进行三温电性能参数评估试验。 极限值 最小 VCCP -0.4 VCCP -0.4 VCCP -0.5 VCCP -0.4 80% VCCP 90% VCCP VCCP /2+0.15 VCCP /2+0.15 VCCP /2+0.175 VCCP /2+0.175 VCCP /2+0.47 VCCP /2+0.45 单位 最大 — — — — — — — — — — — — V V V V V V V V V V V V 5.2.3 UHST 电特性 专 供 表 5-12 UHST 收发器 DC 特性 特性 符号 条件 （除非另有规定， VCCCORE=1.0V， VCCSUP=1.8V， VCCUHSTVCC=1.0V， VCCUHSTVTT=1.2V， -40℃ ≤TA≤100℃) 极限值 最小值 差分峰峰输出 差分输出共模电平 差分输出电阻 DVPPOUT VCMOUTDC 注 ROUT TX 输出幅度设为最大 基于公式 — 单位 最大值 900 — VUHSTVTT – DVPPOUT /4 80 120 mV mV Ω 技术手册 JFMK50 系列 FPGA 版本 2.0 51 / 119 特性 符号 条件 （除非另有规定， VCCCORE=1.0V， VCCSUP=1.8V， VCCUHSTVCC=1.0V， VCCUHSTVTT=1.2V， -40℃ ≤TA≤100℃) 极限值 最小值 TOSKEW — >10.3125Gbps 6.6Gbps~10.3125Gbps VCCHRAM。 专 供 资 下电顺序：VCCHRAM -> VCCCORE ->VCCP –> VCCSUP。 图 7-17 上下电顺序  当 VCCP 大于 1.8V 时，VCCSUP 必须先于 VCCP 上电。  当 VCCP-VCCSUP>2.625V 时对 VCCP 和 VCCSUP 的上电时间关系也有要求，见下表。 技术手册 JFMK50 系列 FPGA 版本 2.0 112 / 119 表 7-7 TVCCP2VCCSUP 值表 参数 描述 当 VCCP-VCCSUP>2.625V 时每个电源周期允许的 时间 TVCCP2VCCSUP 温度 100°C < TJ ≤ 125°C 85°C < TJ ≤ 100°C TJ ≤ 85°C 最小值（ms） - 最大值（ms） 300 500 800  电源上电速度表如下表： 表 7-8 电源上电速度表 上电速度（ms） VCCCORE 0.20 ~ 50 VCCHRAM 0.20 ~ 50 VCCSUP 0.20 ~ 50 VCCP 0.20 ~ 50 得 外 传 电源  注意：对于 VCCCORE 电源，快上电存在较大的浪涌电流，慢上电无明显浪涌电流，若需考虑减 小浪涌电流，可减慢上电速度 5、 加密下载相关说明 ， 不 JFMK50 系列芯片支持 SM4, AES 加密方式，加密密钥存储在 EFUSE 中。 6、 看门狗计时器（WatchDog）相关说明 JFMK50 系列芯片内部有 WatchDog 计时器，一个时钟周期为 8us。 7、 Multiboot 加载相关说明 7.2 典型应用 资 解决方案》规避此影响。 料 在执行 IPROG 命令时会将 timer 寄存器清 0，会影响 fallback 的鲁棒性，可参考文档《multiboot 供 JFMK50 系列产品采用复旦微电子提供的自主知识产权的 PROCISE 开发工具进行综合、时序 专 分析、布局布线、IP 生成、位流生成、下载配置、CHIPEXPLORE 等。 技术手册 JFMK50 系列 FPGA 版本 2.0 113 / 119 8 包装、贮存和运输要求 8.1 包装 产品封装形式为 FCFBGA 的形式，使用 tray 盘进行包装，需要注意器件 pin1 标识和 tray 盘 ， 不 得 外 传 倒角位置标志。 图 8-1 tray 盘包装图样 专 供 资 料 1、器件 tray 盘采用 N+1 的形式（N≤5），即 N 个 tray 盘加一个空 tray 盘，空 tray 盘置于顶 部，用于保护器件。tray 盘使用扎带包装完成后，放入湿度指示卡和干燥剂。 图 8-2 干燥剂、湿敏卡图样 2、Tray 盘连同干燥剂和湿度指示卡放入 MBB 袋，抽真空包装。在 MBB 袋上贴上湿度敏感警 示标签，并写上对应包装日期。 技术手册 JFMK50 系列 FPGA 版本 2.0 114 / 119 传 得 外 图 8-3 MSL 标签图样 ， 不 3、放入纸盒，在 MBB 袋上、下填充气泡袋，没有空隙为止。 图 8-4 内包装纸盒图样 料 8.2 贮存要求 专 供 资 1. 客户收到产品后需对包装进行检验，确认包装密封完好，不存在孔洞、裂口等任何可能暴露 袋内器件的异常现象。若发生包装 MBB 袋漏气情况，应对器件进行烘干处理，之后再次进 行密封包装贮存。 2. 在干燥密封包装条件下，可贮存在常温常湿的环境中，在贮存环境为＜40℃/90% RH 状态下， 储存有效期为 12 个月，储存时间 12 个月均从包装之日算起。如果出现储存时间超期，则需 进行烘干处理。 3. MBB 袋打开以后，必须在规定的客户端车间寿命内进行回流焊接，返工，如果不使用需重 新用 MBB 袋干燥密封包装或放入干燥箱内（环境＜40℃/5% RH），如果客户端车间寿命或 环境超出规定，则需进行烘干处理。 4. 烘干处理，通常在 125℃条件下，烘烤 48 小时。若出现密封包装破损或湿度指示卡 60%变 色情况，则需延长烘烤时间，在 125℃条件下，大于 48 小时，但最长不要超过 96 小时。烘 烤后需在 12 小时内进行电装或 MBB 袋密封包装或放入干燥箱内（环境＜40℃/5% RH）。 技术手册 JFMK50 系列 FPGA 版本 2.0 115 / 119 5. 请特别注意，器件进行烘烤时不能直接放入 125℃的烘箱中，必须从室温缓慢升温至 125℃， 升温时间大于半小时，最大升温速率不能大于 4℃/min。 8.3 运输要求 在避免雨、雪直接影响的条件下，装有产品的包装箱可以用安全的运输工具运输。但不能和带 专 供 资 料 ， 不 得 外 传 有酸性、碱性和其它腐蚀性物体堆放在一起。包装应是安全的，可以采用现有的运输工具。 技术手册 JFMK50 系列 FPGA 版本 2.0 116 / 119 9 推荐板级安装说明 1.建议根据选用的焊膏，使用焊膏供应商推荐的回流焊曲线。 外引脚焊球材料 JFMK50T4、JFMK50T4-AS、JFMK50T4-N SAC302，Dia:0.45mm JFMK50、JFMK50-AS、JFMK50-N SAC302，Dia:0.45mm 传 产品名 3.必须采取防静电措施进行操作！ 得 外 2.焊膏厚度不小于器件的共面性尺寸。 4.JTAG 接口禁止热插拔！如果热插拔，会发生器件内部晶体管受损失效。 常规故障 1 及处理方法 ， 不 10 常规故障及处理方法 故障：JTAG 口，或接插口，插拔操作后，相应 IO 出现失效，影响这些 IO 控制的系统功能。 料 通常表现为 IO 短路或开路。 资 处理方法：确认为器件内部 IO 失效后，对板上器件进行更换。 供 11 注意事项 专 1、 必须采取防静电措施进行操作！推荐取件操作在离子风机区域进行，并对 器件正反面进行去离子操作！ 2、 注意按照潮湿敏感度等级 MSL3 管控器件！ 3、 禁止器件 IO 热插拔，包括 JTAG 接口等！热插拔，可能导致器件内部受损 失效。 12 特殊说明 无。 技术手册 JFMK50 系列 FPGA 版本 2.0 117 / 119 版本信息 发布日期 2020.12 2021.3 2.0 2023.3 页数 章节或图表 更改说明 96 第一次发布。 96 表 1.1 封装规格 CSG 修改为 FCFBGA。 1、UHST 的最高速度从 6.25Gb/s 升级为 12.5Gb/s； 1 2、增加 JFMK50-N 产品型号。 按照新版本格式进行修改，增加如下内容： 1）2.2 产品结构特点； 2）2.3 质量等级； 2.2，2.3，5.3， 3）5.3 器件曲线； 7，8，9 4）7 应用要求和典型应用； 5）8 包装、贮存和运输要求； 6）9 推荐板级安装说明。 119 修改如下内容： 1）JFMK50-AS、JFMK50T4-AS、JFMK50T4-N 的结温极 限值从 125℃修改为 150℃； 2）2：1 内存控制器的最大运行速率从 800 Mb/s 修改为 6，5.1，5.2 620 Mb/s； 3）配置等待时间从 35ms 修改为 15ms； 4）删除表 4-4 对 C6，C5 关于 DQS 的描述； 5）I/O Bank 电压的最大推荐工作条件从 3.465V 修改为 3.45V。 专 供 资 料 ， 不 得 外 传 版本号 1.0 1.1 技术手册 JFMK50 系列 FPGA 版本 2.0 118 / 119 上海复旦微电子集团股份有限公司销售及服务网点 得 外 上海复旦微电子（香港）股份有限公司 地址：香港九龙尖沙咀东嘉连威老道 98 号东海商业中心 5 楼 506 室 电话：(852) 2116 3288 2116 3338 传真：(852) 2116 0882 传 上海复旦微电子集团股份有限公司 地址：上海市国泰路 127 号 4 号楼 邮编：200433 电话：(86-021) 6565 5050 传真：(86-021) 6565 9115 ， 不 北京办事处 地址：北京市东城区东直门北小街青龙胡同 1 号歌华大厦 B 座 423 室 邮编：100007 电话：（86-10）8418 6608 传真：（86-10）8418 6211 料 深圳办事处 地址：深圳市华强北路 4002 号圣廷苑酒店世纪楼 1301 室 邮编：518028 电话：(86-0755) 8335 0911 8335 1011 83352011 83350611 传真：(86-0755) 8335 9011 供 资 台湾办事处 地址：台北市 114 内湖区内湖路一段 252 号 12 楼 1225 室 电话：(886-2) 7721 1889 传真：(886-2) 7722 3888 专 新加坡办事处 地址：237, Alexandra Road, #07-01, The Alexcier, Singapore 159929 电话：(65) 6472 3688 传真：(65) 6472 3669 北美办事处 地址：2490 W. Ray Road Suite#2 Chandler, AZ 85224 USA 电话：(480) 857-6500 ext 18 公司网址：http://www.fmsh.com/ 技术手册 JFMK50 系列 FPGA 版本 2.0 119 / 119