EF2L15LG100B

SALELF® 2 系列 FPGA 数据手册 上海安路信息科技股份有限公司 DS400（v4.5.5）2021 年 11 月 Confidential SALELF® 2 系列 FPGA 数据手册 目 录 1 简介.................................................................................................................1 1.1 SALELF® 2（以下简称 EF2）系列器件系列特性..........................................................................1 1.2 ELF2 器件介绍................................................................................................................................. 2 2 ELF2 架构介绍................................................................................................ 3 2.1 PFB 模块........................................................................................................................................... 4 2.1.1 SLICE..................................................................................................................................... 5 2.1.2 PFB 操作模式........................................................................................................................7 2.1.3 寄存器.................................................................................................................................. 8 2.2 互连（Routing）........................................................................................................................... 8 2.3 嵌入式存储器模块（ERAM）......................................................................................................... 9 2.3.1 ERAM 9K................................................................................................................................. 9 2.3.2 ERAM32K...............................................................................................................................21 2.3.3 大容量存储器....................................................................................................................23 2.4 时钟资源....................................................................................................................................... 28 2.4.1 全局时钟............................................................................................................................ 28 2.4.2 输入输出时钟....................................................................................................................30 2.4.3 快速时钟............................................................................................................................ 31 2.5 锁相环（PLL）............................................................................................................................. 32 2.5.1 简介.................................................................................................................................... 32 2.5.2 动态相移............................................................................................................................ 33 2.5.3 时钟反馈模式....................................................................................................................35 2.6 数字信号处理（DSP）................................................................................................................. 36 2.6.1 体系结构............................................................................................................................ 36 2.6.2 操作模式............................................................................................................................ 39 DS400_4.5.5 2021.11 www.anlogic.com I SALELF® 2 系列 FPGA 数据手册 2.7 输入输出逻辑单元（IOL）......................................................................................................... 40 2.7.1 输入寄存器逻辑................................................................................................................41 2.7.2 输出寄存器逻辑................................................................................................................44 2.8 输入输出缓冲器（IOB）............................................................................................................. 48 2.8.1 IOB 简介.............................................................................................................................. 48 2.8.2 高速 LVDS 接口..................................................................................................................50 2.8.3 LVPECL................................................................................................................................. 51 2.8.4 兼容 5V 输入....................................................................................................................52 2.9 EFL2 FPGA 配置说明.................................................................................................................... 56 2.9.1 配置模式............................................................................................................................ 56 2.9.2 配置流程............................................................................................................................ 57 2.9.3 MSPI 配置模式...................................................................................................................59 2.9.4 从动串行配置模式............................................................................................................59 2.9.5 从动并行配置模式............................................................................................................60 2.9.6 主动并行配置模式............................................................................................................61 2.9.7 JTAG 配置模式...................................................................................................................61 2.9.8 IEEE 1149.1 边界扫描测试.............................................................................................62 2.9.9 DUAL BOOT 功能..................................................................................................................63 2.9.10 MULT BOOT 功能................................................................................................................63 2.9.11 FPGA I/O 引脚在配置阶段的设置.................................................................................64 2.9.12 FPGA I/O 引脚在配置阶段的状态................................................................................ 64 2.9.13 DNA 安全功能...................................................................................................................64 2.10 内嵌 ADC 模块............................................................................................................................. 65 2.11 内置环形振荡器......................................................................................................................... 66 3 直流交流特性.............................................................................................. 67 3.1 直流电气特性............................................................................................................................... 67 DS400_4.5.5 2021.11 www.anlogic.com II SALELF® 2 系列 FPGA 数据手册 3.1.1 最大绝对额定值................................................................................................................67 3.1.2 推荐基本操作条件............................................................................................................68 3.1.3 基本供电要求....................................................................................................................69 3.1.4 单电源器件静态供电电流- B Devices ...................................................................... 71 1,2 3.1.5 热插拔规格........................................................................................................................ 71 3.1.6 上电复位电压阈值............................................................................................................71 3.1.7 I/O 管脚电容......................................................................................................................72 3.1.8 I/O 直流电气特性..............................................................................................................72 3.1.9 单端 I/O 直流电学特性....................................................................................................73 3.1.10 差分 I/O 电学特性..........................................................................................................74 3.1.11 ADC 性能............................................................................................................................ 75 3.2 交流电气特性............................................................................................................................... 76 3.2.1 时钟性能............................................................................................................................ 76 3.2.2 嵌入数字信号处理模块（DSP）规格..............................................................................76 3.2.3 锁相环(PLL)规格..............................................................................................................76 3.2.4 存储器模块（ERAM）规格................................................................................................77 3.2.5 高速 I/O 接口性能............................................................................................................77 3.2.6 配置模块规格....................................................................................................................78 4 引脚和封装.................................................................................................. 79 4.1 引脚定义和规则........................................................................................................................... 79 4.2 IO 命名规则.................................................................................................................................. 79 4.3 EF2L15 引脚信息：LQFP100......................................................................................................... 80 4.4 EF2L15/45 引脚信息：LQFP144................................................................................................... 82 4.5 EF2L15/25/45 引脚信息：ftBGA256...........................................................................................85 4.6 EF2L25 引脚信息：XWFN42 （1） ..................................................................................90 （1） 和 LGA42 4.7 EF2M45 引脚信息：LQFP48........................................................................................................... 91 DS400_4.5.5 2021.11 www.anlogic.com III SALELF® 2 系列 FPGA 数据手册 4.8 EF2L45 引脚信息：UBGA132......................................................................................................... 93 4.9 封装信息....................................................................................................................................... 96 4.9.1 XWFN42 封装规格................................................................................................................96 4.9.2 LQFP48 封装规格................................................................................................................97 4.9.3 LQFP100 封装规格..............................................................................................................98 4.9.4 LQFP144 封装规格..............................................................................................................99 4.9.5 ftBGA256 封装规格..........................................................................................................100 4.9.6 LGA42 封装规格................................................................................................................101 4.9.7 UBGA132 封装规格............................................................................................................102 5 订购信息.................................................................................................... 103 6 版本信息.................................................................................................... 105 免责声明.........................................................................................................108 DS400_4.5.5 2021.11 www.anlogic.com IV SALELF® 2 系列 FPGA 数据手册 1 简介 1.1 SALELF® 2（以下简称 EF2）系列器件系列特性   灵活的逻辑结构  LVTTL，LVCMOS(3.3/2.5/1.8/1.5/1.2V)  共 4 种器件， 规模从 1,500 到 4,480 LUTs  PCI  最大用户 IO 数量达 207.  通过配置支持以下差分标准  LVDS, Bus-LVDS, MLVDS, RSDS, 低功耗器件    先进的 55nm 低功耗工艺 LVPECL 内置 Flash  支持热插拔  无需外部配置器件  可配置上拉/下拉模式  支持快速上电启动  片内 100 欧姆差分电阻 支持分布式和嵌入式存储器  IOBB 兼容 5V 输入  最大支持 35 Kbits 分布存储器  最大支持 700Kbits 嵌入块存储器  16 路全局时钟  容量块存储器 9K 和 32K，可配置作为真  每 bank 2 路针对高速 I/O 接口设计的  时钟资源 双口，多种组合模式，其中 9K 自带专用 IOCLK FIFO 控制逻辑    额外 128Kbits、256Kbits 存储器支持 优化全局时钟的快速时钟  PLLs 用于频率综合 可配置逻辑模块(PLBs)  优化的 LUT4/LUT5 组合设计  双端口分布式存储器  支持算数逻辑运算  快速进位链逻辑  7 路时钟输出  分频系数 1 到 128  支持 5 路时钟输出级联  动态相位选择  源同步输入/输出接口  输 入 / 输 出 单 元 包 含 DDR 寄 存 器 支 持 DDRx1、DDRx2 模式   高性能，灵活的输入/输出缓冲器  可配置支持以下单端标准 DS400_4.5.5 2021.11 配置模式  主模式串行 SPI (MSPI)  从模式串行 (SS)  从模式并行 x8 (SP)  主模式并行 x8 (MP) www.anlogic.com 1 SALELF® 2 系列 FPGA 数据手册    兼容 IEEE-1149.1 增强安全设计保护    1MHz 采样速率（MSPS） BSCAN    8 个模拟输入 JTAG 模式 (IEEE-1532) 每个芯片拥有唯一的 64 位 DNA 嵌入式硬核 IP   内置环形振荡器 丰富封装形式  标准尺寸：TQFP/BGA  小尺寸： XWFN42 ADC  8 比特逐次逼近寄存器型（SAR） DS400_4.5.5 2021.11 www.anlogic.com 2 SALELF® 2 系列 FPGA 数据手册 表 1- 1 ELF2 FPGA 系列选型表 Seri es L M Device LUTs DFFs ERAM Dis-RAM Total DSP PLL （Kbs） 9K 32K 128K 256K （KBits） Flas h MAX MCU user IO EF2L15 1500 1500 12 6 3 1 1 546 8 1 4Mb - 207 EF2L25 2500 2500 20 9 4 1 1 607 12 1 4Mb - 207 EF2L45 4480 4480 35 12 6 1 1 700 15 1 4Mb - 207 EF2M45 4480 4480 35 12 6 1 1 700 15 1 4Mb M3 207 表 1- 2 ELF2 FPGA 封装 Packages EF2L15 EF2L25 42 XWFN (4.2x4.2, 0.35mm pitch) 29 (10+1) 42 LGA(4.2x4.2, 0.35mm pitch) 29 (10+1) EF2L45 48 LQFP (10x10, 0.5mm pitch) EF2M45 36 (6+9) 100 LQFP (14x14, 0.5mm pitch ) 81 (15+17) 144 LQFP (20x20, 0.5mm pitch ) 114 (24+25) 256 ftBGA (17x17, 1.0mm pitch) 207 (31+64) 114 (24+25) 207 (31+64) 132UBGA（8x8,0.5mm pitch） 114 (24+25) 207 (31+64) 105（23+25） 注释：207 (31+64)表示：用户可用 IO 数（用户可用 Ture LVDS 对+用户可用 Emulated LVDS 对） DS400_4.5.5 2021.11 www.anlogic.com 1 SALELF® 2 系列 FPGA 数据手册 1.2 ELF2 器件介绍 安路科技的 ELF2 系列 FPGA 有 4 个器件，定位低成本、低功耗可编程市场。ELF2 器件旨在用于大 批量，成本敏感的应用，使系统设计师在降低成本的同时又能够满足不断增长的带宽要求。 ELF2 器件系列建立在一个优化的低功耗工艺基础之上，并通过最低的成本实现较高的功能性。针 对工业用户以及通信等行业中的低成本的小型应用，ELF2 器件无疑是最理想的选择。 安路科技提供丰富的设计工具帮助用户有效地利用 ELF2 平台实现复杂设计。业界领先的综合和布 局布线工具，为用户设计高质量产品提供有力保障。 DS400_4.5.5 2021.11 www.anlogic.com 2 SALELF® 2 系列 FPGA 数据手册 2 ELF2 架构介绍 ELF2 系列器件由可编程逻辑模块（PLB）阵列构成核心资源，输入输出缓冲器分布在四边。嵌入式 块存储单元（ERAM9K/ERAM32K）和数据信号处理模块（DSP）嵌在 PLB 中间。 图 2- 1 ELF2-45 器件简化框图 查找表逻辑模块分为两种，逻辑可编程模块（LSLICE）和存储逻辑可编程模块（MSLICE）。两种模 块均支持逻辑、算数功能，不同的是 MSLICE 支持分布式 RAM 和 ROM 功能。逻辑可编程模块（LSLICE） 和存储逻辑可编程模块（MSLICE）均经过设计优化，便于用户快速有效地实现复杂设计。 ELF2 系列器件包含多列嵌入式存储器模块（ERAM），存储器模块规模为 9K，支持快速数据访问。 DS400_4.5.5 2021.11 www.anlogic.com 3 SALELF® 2 系列 FPGA 数据手册 每一个存储模块可独立配置为 1-18 位宽的单口或双口应用。 ELF2 的输入输出缓冲器（I/O Buffer）划分为 4 个组（256 封装为 6 个），支持单端和双端的多种 电平标准。图 2.1 中 BANK0/2 的 I/O 可以配置成 LVDS 发送/接收对。 ELF2 系列内部嵌有 1 个多功能 PLL 块，在器件右上角，有专门的时钟线连接到 PLL 输入。PLL 具有 对时钟分频/倍频/移相等功能。 2.1 PFB 模块 可编程逻辑块（PLB）按照行/列规则排布成二维阵列，每个 PLB 包括可编程互连（Routing）和可 编程功能块（Programmable Functional Block，PFB）。PFB 是 FPGA 的可编程功能核心。ELF2 器件内 部 PFB 可实现：逻辑，算术，分布式 RAM（distribute RAM），ROM 功能以及信号锁存。PFB 内部包含 4 个 SLICE，编号 0~3。SLICE 0,1 为 MSLICE 类型，SLICE 2,3 为 LSLICE 类型。 DS400_4.5.5 2021.11 www.anlogic.com 4 SALELF® 2 系列 FPGA 数据手册 图 2-1- 1 可编程功能块（PFB）结构图 2.1.1 SLICE ELF2 PFB 内包含两种 SLICE：MSLICE 和 LSLICE。 a) MSLICE MSLICE 包含 2 个 LUT4s 和两个寄存器以及 2 级进位链，MSLICE 额外可配置成基于 LUT 的分布式 RAM （distribute RAM）功能。PFB 内的 SLICE 0,1 为 MSLICE 类型，可组合配置成为 16x4 的 RAM。MSLICE 内部逻辑可实现 LUT4s 间的连接，可以实现输入数大于 4 的函数，如 LUT5。两个 MSLICE 组合可实现 LUT6。 DS400_4.5.5 2021.11 www.anlogic.com 5 SALELF® 2 系列 FPGA 数据手册 图 2-1- 2 MSLICE 结构图 如图 2-1- 2 所示，MSLICE 内部有两个 4 输入查找表（LUT4），并带有 RAM 写入译码器，结合 PFB 内部的分布式 RAM 控制逻辑，每个 LUT4 可实现 16x1 bits RAM 存储器，2 个 MSLICE 配合一个 RAM 控制 器实现 16x4 的双口 RAM。MSLICE 中每个 LUT4 结合内部进位逻辑以及进位输入（FCIM）可以实现 1 位全 加器。一个 MSLICE 可实现 2 位加/减法，并实现快速进/借位输出（FCOM）。 MSLICE 和 LSLICE 内部寄存器相同，可配置成 DFF 或者 LATCH。 b) LSLICE LSLICE 包含 2 个增强型 LUT5s 和两个寄存器以及 4 级进位链。PFB 内的 SLICE 2,3 为 LSLICE 类型。 LSLICE 内部逻辑可实现：将一个 LUT5s 拆成 2 个 LUT4s；实现更多输入函数，如 LUT5，LUT6。两个 LSLICE 组合可实现 LUT7。 DS400_4.5.5 2021.11 www.anlogic.com 6 SALELF® 2 系列 FPGA 数据手册 图 2-1- 3 LSLICE 结构图 如图 2-1- 3 所示，LSLICE 内部有 4 个 4 输入查找表（LUT4），以及选择逻辑，可组合实现多种逻 辑功能：4 个 LUT4；2 个 LUT4 + 1 个 LUT5；2 个 LUT5；一个 LUT6 等。每个 enhanced LUT5 结合内部进 位逻辑以及进位输入可以实现 2 位全加器。一个 LSLICE 可实现 4 位加/减法，并实现快速进/借位输出 （FCOL）。 2.1.2 PFB 操作模式 MSLICE 有 4 种操作模式：逻辑，算术，分布式 RAM 和 ROM。 LSLICE 有 3 种操作模式：逻辑，算术和 ROM。 a) 逻辑模式 在逻辑模式中，MSLICE 中的 LUT4 配置成 4 输入组合逻辑查找表，任意 4 输入函数都可以用这个查 找表实现。LSLICE 中的 enhanced LUT5 可配置成多种组合的逻辑查找表。SLICE 内的 LUT 还可以通过内 部输出组合电路级联成更大的查找表。 表 2-1- 1 常见逻辑实现表 DS400_4.5.5 2021.11 LUT5 1 MSLICE 1/2 LSLICE MUX4 1 MSLICE 1/2 LSLICE LUT6 2 MSLICE 1 LSLICE www.anlogic.com 7 SALELF® 2 系列 FPGA 数据手册 LUT7 b) 3 LSLICE 算术模式 算术模式会利用 SLICE 内部快速进位链实现快速、高效的算术功能，MSLICE 和 LSLICE 都支持算术 模式。可支持的算术逻辑有：加法，减法，带控制选择的加/减法器，计数器，乘法器以及比较器。 PFB 内部共有两条进位链，分别连接纵向 MSLICE 和纵向 LSLICE。可级联纵向相邻的 PFB 实现宽比 特位算术逻辑。 c) 分布式 RAM 模式 MSLICE 可配置成此模式，两个 MSLICE：SLICE0 和 SLICE1 相结合可配置成 16x4 的简单双口 RAM（一 口写/一口读）。 图 2-1- 4 Disram 同步写入异步读出时序图 d) ROM 模式 所有 SLICE 在 LUT 逻辑下可用作 ROM 模式，用户可以通过软件设置 ROM 初值。 2.1.3 寄存器 PFB 内每个 SLICE 包含 2 个可配置寄存器。可锁存 LUT 的输出或者来自互连的 MI 输入。寄存器配 置选项：  边沿触发的锁存器（DFF）或电平使能锁存器（LATCH）  同步或异步进行复位 0 或置位 1  是否带有 ClockEnable 使能  CLK/CE/SR 带有上升沿/下降沿/0/1 选择 2.2 互连（Routing） DS400_4.5.5 2021.11 www.anlogic.com 8 SALELF® 2 系列 FPGA 数据手册 可编程互连实现 FPGA 内部各个功能块之间的信号传输。ELF2 系列器件内部拥有丰富的互连资源， 包括线间选通开关、线缓冲器以及信号走线。ELF2 系列互连线全部带有缓冲器，从而实现高速信号传 输和可靠的信号完整性。 图 2-2- 1 ELF2 互联架构 PFB 间信号通过水平通道和垂直通道传输。PFB 可以直接驱动水平/垂直通道。通道之间通过 channel RSB(routing switch box) 进行切换。通道上传输的信号通过 local RSB 进入 PFB。 2.3 嵌入式存储器模块（ERAM） PFB 间信号通过水平通道和垂直通道传输。PFB 可以直接驱动水平/垂直通道。通道之间通过 channel RSB(routing switch box) 进行切换。通道上传输的信号通过 local RSB 进入 PFB 2.3.1 ERAM 9K 2.3.1.1 简介 ERAM9K 每块容量 9Kbits，在芯片中按列排布，分布在 PFB 的阵列中。 ERAM9K 可实现：  单口 RAM/ROM  双口 RAM  简单双口 RAM（也称为伪双口）  FIFO（ERAM9K 内嵌有硬件 FIFO 控制器） ERAM9K 模块支持的功能特色有： DS400_4.5.5 2021.11 www.anlogic.com 9 SALELF® 2 系列 FPGA 数据手册  9216 （9K）bits / 每块  A/B 口时钟独立  可单独配置 A/B 口数据位宽，真双口从 x1 到 x9，支持 x18 简单双口（一写一读）  9 或 18 位写操作时带有字节使能（Byte Enable）控制  输出锁存器可选择（支持 1 级流水线）  支持 RAM/ROM 模式下数据初始化（通过初始化文件在配置过程中对 ERAM9K 数据初始化）  支持多种写操作模式。可选择只写（Normal），先读后写（Read before Write），写穿通（Write through）三种模式。 表 2-3- 1 ERAM 9K 特色 类别 特性 容量 9K 8192 x 1 配置(深度 x 位宽) 1024 x 8 或 9 奇偶位（Parity bits） 2048 x 4 512 x 16 或 18 8+1 16+2 字节使能（Byte enable） 有，可选择 输入地址/数据寄存器 有 单口模式(Single-port mode) 支持 简单双口模式(Simple dual-port mode) 支持 真双口模式(True dual-port mode) 支持 ROM 模式 支持 FIFO 模式 支持 数据输出寄存器 有，可选择 独立数据输出寄存器使能 有 输出旧数据(read before write) Read-during-write 输出写数据（write through） 工作前 RAM 初始化  4096 x 2 支持 字节使能（Byte Enable） ERAM9K 支持字节使能功能，可在写操作时对写入数据按字节屏蔽，被屏蔽的字节不会被写入 RAM。 字节使能（Byte Enable[1:0]）信号分别对应写入数据的 datain[15:8]和 datain[7:0]。  写操作时并行读操作（Read-during-Write） DS400_4.5.5 2021.11 www.anlogic.com 10 SALELF® 2 系列 FPGA 数据手册 ELF2 系列的 ERAM9K 支持同端口的 read-during-write。 read-during-write 是指在单口 RAM 或真 双口 RAM 模式时，用户在写入数据的同时，读出同一地址的数据到输出端口。而默认非 rdw 选择，输出 数据保持不变（No change）。 图 2-3- 1 No change 模式波形 RDW 模式下用户有两种选择：读出旧数据(Read Before Write)；读出新数据即正要写入的数据 (Write Through)。 图 2-3- 2 Write Through 模式波形 DS400_4.5.5 2021.11 www.anlogic.com 11 SALELF® 2 系列 FPGA 数据手册 图 2-3- 3 Read Before Write 模式波形 EF2 ERAM 内部采用 8T-SRAM 真双口结构，当用户从 2 个口访问同一地址 SRAM 空间时会发生冲突， 用户需要注意以下几点： 1、当访问同一地址空间时，若双口同时为读操作，双口可以完成正常读操作，SRAM 内容正常，不 会被破坏。 2、当访问同一地址空间时，若一口为写、另一口为读操作，写口可以正常写入数据，读口读操作 失败，输出数据未知；SRAM 内容不会被破坏，为写口写入值。 3、当访问同一地址空间时，若一口为写、另一口同样为写操作，双口写操作同时失败，SRAM 器件内数 据有损坏风险。 2.3.1.2 RAM 存储器模式 ERAM9K 按工作模式分为 RAM 存储器模式（包括 ROM）和 FIFO 模式。两种模式下 ERAM9K 用户端口名 称和设置略有不同。 ERAM9K 在 RAM 模式下是 A/B 口独立的双口 RAM，支持多种模式同步 RAM 操作和 ROM 操作。 2.3.1.3 RAM 存储器模式下的端口信号 ERAM9K 的控制信号、时钟输入信号 A/B 口完全独立，输入控制信号有：  片选信号（ChipSelect）  时钟使能（Clock Enable）  输入/输出寄存器复位控制信号（RST）  写/读操作（WE） DS400_4.5.5 2021.11 www.anlogic.com 12 SALELF® 2 系列 FPGA 数据手册  数据输出寄存器锁存使能（OCE）  字节使能（Byte Enable[1:0]）。 表 2-3- 2 控制逻辑信号表 操作 CLK CS ClockEnable RST WE 写操作 上升沿 1 1 0 1 读操作 上升沿 1 1 0 0 IDLE x 1 0 0 x Save power x 0 0 0 x ERAM9K 的端口如下表： 表 2-3- 3 RAM 模式下的端口信号 A 端口名 方向 dia[8:0] 输入 A 端口数据输入，简单双口 18 位输入端口模式时作为低 9 位数据输入 addra[12: 0] 输入 A 端口地址输入，[12:4]作为 word 地址一直有效，[3:0]取决于 bit 模式。 在 18 位模式时，addra[1:0]复用为字节使能信号 Byte Enable[1:0]。 doa[8:0] 输出 A 端口数据输出，简单双口 18 位输出端口模式时作为低 9 位数据输出 clka 输入 rsta 输入 A 端口复位信号，默认高有效（可反向），可配置同步/异步复位 cea 输入 A 端口时钟有效控制信号，默认高有效（可反向）。 wea 输入 A 端口写入/读出操作控制，1 为写入操作，0 为读出操作；18 位写入模式时固 定为 1。 csa[2:0] 输入 A 端口 3 位片选信号（可反向），csa[2:0]=3’b111 时 ERAM 被选中进行操作。 3 位信号可分别独立设置是否反向。 ocea 输入 B 端口名 方向 dib[8:0] 输入 B 端口数据输入，18 位输入端口模式时作为高 9 位数据输入 addrb[12: 0] 输入 B 端口地址输入，[12:4]作为 word 地址一直有效，[3:0]取决于 bit 模式 dob[8:0] 输出 B 端口数据输出，18 位输出端口模式时作为高 9 位数据输入 clkb 输入 B 端口时钟输入，默认上升沿有效（可反向），简单双口 18 位模式时作为输出 地址/数据端口时钟 rstb 输入 B 端口复位信号，默认高有效（可反向），可配置同步/异步复位 ceb 输入 B 端口时钟有效控制信号，默认高有效（可反向）。 web 输入 csb[2:0] 输入 oceb 输入 DS400_4.5.5 2021.11 说明 A 端口时钟输入，默认上升沿有效（可反向），简单双口 18 位模式时作为输入 地址/数据端口时钟 A 端口数据寄存器时钟使能，默认高有效（可反向）。只有当输出寄存器被使用 时（REGMODE_A=“OUTREG”）才有效。 说明 B 端口写入/读出操作控制，1 为写入操作，0 为读出操作；18 位读出模式时固 定为 0。 B 端口 3 位片选信号（可反向），csb[2:0]=3’b111 时 ERAM 被选中进行操作。 3 位信号可分别独立设置是否反向。 B 端口数据寄存器时钟使能，默认高有效（可反向）。只有当输出寄存器被使用 时（REGMODE_B=“OUTREG”）才有效。 www.anlogic.com 13 SALELF® 2 系列 FPGA 数据手册  多位片选信号逻辑说明： ERAM9K 在 RAM 和 FIFO 模式下的 CS 由可反向的 3 位片选输入生成。其逻辑如下图所示（CSA，CSB 在 RAM 模式/CSW，CSR 在 FIFO 模式）： 图 2-3- 4 CS 逻辑控制 利用 3 位 CS 输入反向配置可不用额外逻辑就能实现地址译码，方便对 2~8 块 RAM 进行深度扩展。  18 位模式时的字节使能（Byte Enable）: ERAM9K 支持字节使能功能，可在写操作时对写入数据按字节屏蔽，被屏蔽的字节不会被写入 RAM。 字节使能（Byte Enable[1:0]）信号分别对应写入数据的 datain[15:8]和 datain[7:0]。例如，Byte Enable[1:0]==00，两字节都不会被写入；Byte Enable[1:0]==01，低位字节写入（dia）。在 18 位模 式时，字节使能 Byte Enable[1:0]信号和端口 addra[1:0]复用。  写操作时并行读操作（Read-during-Write） ELF2 系列的 ERAM9K 支持同端口的 read-during-write。 read-during-write 是指在单口 RAM 或真 双口 RAM 模式时，用户在写入数据的同时，同时读出同一地址的数据，输出到输出端口。而默认选择只 写模式（Normal），输出数据保持不变。 RDW 模式下用户有两种选择：读出旧数据(Read Before Write)；读出新数据(Write Through)。 2.3.1.4 RAM 存储器模式下的常见配置 a) 单口模式（ Single-Port Mode） 单口模式支持对非同时发生的对同一地址的读或写操作。ERAM9K 内部有两套读写控制逻辑分别管 理 A 口和 B 口，因此 ERAM9K 可以支持实现两个单口模式的 RAM 或 ROM。通常 ROM 也工作在此模式下。 ERAM9K 在单口模式下支持的位宽  8192 x 1（独立的 A 口或 B 口实现）  4096 x 2（独立的 A 口或 B 口实现）  2048 x 4（独立的 A 口或 B 口实现） DS400_4.5.5 2021.11 www.anlogic.com 14 SALELF® 2 系列 FPGA 数据手册  1024 x 8，1024 x 9（独立的 A 口或 B 口实现）  512 x 16，512 x 18（A 口 B 口联合实现） 图 2-3- 5 利用 A 口实现的 9 位宽（及以下）单口 RAM b) 简单双口模式（ Simple Dual-Port Mode） 当用一块 ERAM9K 配置成 18 位写入或 18 位读出时，其不支持真双口模式，支持单口和简单双口模 式。简单双口模式的配置连接如下。18 位模式时，A 端口控制信号作为写入控制信号，B 端口控制信号 作为读出控制信号。18 位写入时，DIB[8:0]作为高 9 位数据输入，DIA[8:0] 作为低 9 位数据输入；18 位读出时，DOB[8:0]作为高 9 位数据输出，DOA[8:0] 作为低 9 位数据输出。 当用户使用 8/16 位宽时，禁止使用 DIA[9]，DIB[9]，DOA[9]，DOB[9]，防止因为读写位宽不同造 成的内部数据映射失配。 表 2-3- 4 9/18 位简单双口模式时数据端口连接关系 模式 W=18 位 R=18 位 W=1.2V 可选择性供电，无附加要求 2 VCCIO0 1. POR 上电检测，必须供电 2. VCCIO 不用时也要供电 3. 如果使用 LVDS，相应 bank 的供电电压应>=2.5V 4. 无论是否使用 ADC 都要求 ADC_VDDD/ADC_VDDA 同电压，ADC_VREF 不得大于 ADC_VADDA，同时建议 ADC_VDDA/ADC_VDDD 接芯片最高供电电压。 表 3-1- 5 EF2L15/45LG144 & EF2L15LG100 最小供电要求 3 电源域标识 基本供电要求 VCCAUX >=2.5V 纹波峰峰值应小于 100mV，必须供电 VCCIO0 >=1.2V 可选择性供电，无附加要求 2 VCCIO1 >=1.2V 可选择性供电，无附加要求 2 VCCIO21 >=2.5V 芯片配置器件（内部 Flash）电源与 VCCIO2 相连 1 >=1.5V 如果使用 JTAG 下载，需要和下载器供电电压保持一致 VCCIO3 备注 1. POR 上电检测，必须供电 2. VCCIO 不用时也供电。 3. 如果使用 LVDS，相应 bank 的供电电压应>=2.5V 4. 无论是否使用 ADC，ADC_VREF 不得大于 VCCAUX（ADC_VDDA/ADC_VDDD） 表 3-1- 6 EF2M45LG48 最小供电要求 3 电源域标识 基本供电要求 VCCAUX >=2.5V 纹波峰峰值应小于 100mV，必须供电 1 >=1.5V 如果使用 JTAG 下载，需要和下载器供电电压保持一致 VCCIO0 DS400_4.5.5 2021.11 备注 www.anlogic.com 69 SALELF® 2 系列 FPGA 数据手册 VCCIO1 >=1.2V 可选择性供电，无附加要求 2 VCCIO2 >=1.2V 可选择性供电，无附加要求 2 VCCIO31 >=2.5V 芯片配置器件（内部 Flash）电源与 VCCIO3 相连 1. POR 上电检测，必须供电 2. VCCIO 不用时也供电。 3. 如果使用 LVDS，相应 bank 的供电电压应>=2.5V 4. 无论是否使用 ADC 都要求 ADC_VDDA/ VCCAUX（ADC_VDDD）同电压，ADC_VREF 不得大于 ADC_VADDA， 同时建议 ADC_VDDA/ VCCAUX（ADC_VDDD）接芯片最高供电电压。 表 3-1- 7 EF2L25XG42 最小供电要求 电源域标识 基本供电要求 3 备注 VCCAUX >=2.5V 纹波峰峰值应小于 100mV，必须供电 VCCIO0 =VCCAUX 封装内固定连接 VCCIO1 >=1.2V 可选择性供电，无附加要求 2 VCCIO2 >=1.2V 可选择性供电，无附加要求 2 =VCCAUX 封装内固定连接 1 1 VCCIO3 1. POR 上电检测，必须供电 2. VCCIO 不用时也供电。 3. 如果使用 LVDS，相应 bank 的供电电压应>=2.5V 表 3-1- 8 EF2L45UG132 最小供电要求 电源域标识 基本供电要求 3 备注 VCCAUX >=2.5V 纹波峰峰值应小于 100mV，必须供电 1 VCCIO0 >=1.5V 如果使用 JTAG 下载，需要和下载器供电电压保持一致 VCCIO1 >=2.5V 芯片配置器件（内部 Flash）电源与 VCCIO1 相连 2 >=1.2V 可选择性供电，无附加要求 2 VCCIO3 2 >=1.2V 可选择性供电，无附加要求 2 VCCIO4 2 >=1.2V 可选择性供电，无附加要求 2 VCCIO5 2 >=1.2V 可选择性供电，无附加要求 2 VCCIO2 1. POR 上电检测，必须供电 2. VCCIO 不用时也供电 3. 如果使用 LVDS，相应 bank 的供电电压应>=2.5V DS400_4.5.5 2021.11 www.anlogic.com 70 SALELF® 2 系列 FPGA 数据手册 3.1.4 单电源器件静态供电电流- B Devices 1,2 表 3-1- 9 静态电源电流 Symbol 参 数 器 件 典 型 单 位 IVCCIO I/O 组电源, @VCCIO=2.5V 所有器件 50dB SFDR 动态性能 1. >45dB SINAD 线性度性能 INL400Mhz － － 160 ps p-p 输出时钟相邻周期抖动（Cycle-to-cycle Jitter）, fOUT > 100MHz, fvco>400Mhz － － 200 ps p-p 输出时钟相位抖动（Phase Jitter）, fOUT > 100MHz, fvco>400Mhz － － 180 ps p-p t 1 INJITTER tOUTDUTY 2 tOUTJITTER DS400_4.5.5 2021.11 www.anlogic.com 76 SALELF® 2 系列 FPGA 数据手册 t 3 LOCK PLL 锁定时间 － － 15 ms tDLOCK 动态锁定时间（切换、重配置之后） － － 15 ms tPLL_PS PLL 相移精度 － － ±125 ps tRST 复位脉冲最小宽度 1 － － ns tRSTREC 复位恢复时间 1 － － ns tCONFIGPLL PLL 相位动态配置时间 － 3.5 － cycle s fSCANCLK SCANCLK 频率 － － 100 MHz 1. 参考时钟允许的最大输入抖动。为得到低抖动的输出时钟，必须提供干净的参考时钟。PLL 不会滤 掉低频输入噪声而是会跟上输入的低频噪声，PLL 会滤掉部分高频输入噪声。 2. 周期抖动通过对 PLL 输出采样 10,000 次测量得到。相邻周期间抖动采样 1000 次。相位抖动采样 2000 次。参考时钟抖动 30ps。 3. tLOCK 之后，在输出端得到稳定时钟。 3.2.4 存储器模块（ERAM）规格 表 3-2- 4 ELF2 存储器模块规格表 存储器 ERAM9K 模式 性 能 单 位 FIFO 512 x 18 220 MHz 单口 512 x 18 220 MHz 简单双口 512 x 18 220 MHz 真双口 1024 x 9 220 MHz 3.2.5 高速 I/O 接口性能 表 3-2- 5 高速 I/O 接口性能表 输入/输出标准 描 述 最 大 单 位 最大输入频率 LVDS25 LVDS, VCCIO = 2.5V 400 MHz RSDS25 RSDS, VCCIO = 2.5V 400 MHz LVPECL33 LVPECL, VCCIO = 3.3V 400 MHz BLVDS25 BLVDS, VCCIO = 2.5V 300 MHz MLVDS25 MLVDS, VCCIO = 2.5V 300 MHz LVTTL33 LVTTL, VCCIO = 3.3V 166 MHz LVCMOS33 LVCMOS, VCCIO = 3.3V 166 MHz LVCMOS25 LVCMOS, VCCIO = 2.5V 166 MHz LVCMOS18 LVCMOS, VCCIO = 1.8V 166 MHz LVCMOS15 LVCMOS, VCCIO = 1.5V 166 MHz LVCMOS12 LVCMOS, VCCIO = 1.2V 166 MHz 133 MHz PCI33 最大输出频率 DS400_4.5.5 2021.11 www.anlogic.com 77 SALELF® 2 系列 FPGA 数据手册 LVDS25 LVDS, VCCIO = 2.5V 400 MHz LVDS25E LVDS, Emulated, VCCIO = 2.5V 166 MHz RSDS25 RSDS, VCCIO = 2.5V 400 MHz RSDS25E RSDS, Emulated, VCCIO = 2.5V 166 MHz LVPECL33E LVPECL, Emulated, VCCIO = 3.3V 166 MHz BLVDS25E BLVDS, Emulated, VCCIO = 2.5V 166 MHz MLVDS25E MLVDS, Emulated, VCCIO = 2.5V 166 MHz LVTTL33 LVTTL, VCCIO = 3.3V 166 MHz LVCMOS33 LVCMOS, VCCIO = 3.3V 166 MHz LVCMOS25 LVCMOS, VCCIO = 2.5V 166 MHz LVCMOS18 LVCMOS, VCCIO = 1.8V 166 MHz LVCMOS15 LVCMOS, VCCIO = 1.5V 166 MHz LVCMOS12 LVCMOS, VCCIO = 1.2V 100 MHz 133 MHz PCI33 3.2.6 配置模块规格 表 3-2- 6 ELF2 器件配置模式时序规格表 下载模式 最 小 典 型 最 大 单 位 主模式串行 PROM (MS) 2.5 － 24 MHz 主模式串行 SPI (MSPI) 2.5 － 24 MHz 主模式并行 x8 (MP) 2.5 － 24 MHz 从模式串行 (SS) － － 24 MHz 从模式并行 x8 (SP) － － 24 MHz DS400_4.5.5 2021.11 www.anlogic.com 78 SALELF® 2 系列 FPGA 数据手册 4 引脚和封装 4.1 引脚定义和规则 表 4-1- 1 引脚定义和规则 引脚名称 方向 描 述 普通 I/O NC － 无连接 GND － 电源地 VCCIOx － I/O 组电源 VCCAUX － 辅助电源 GND_PLLx － PLL 地 JTAG 专用引脚 TCK 输入 TCK 输入边界扫描时钟 TDI 输入 边界扫描数据输入 TDO 输出 边界扫描数据输出 TMS 输入 边界扫描模式选择 JTAGEN 输入 JTAG 使能 配置专用管脚 CSN 输入 并行下载模式片选信号，低有效 PROGRAMN 输入 全局复位输入，低有效 CCLK I/O 配置时钟专用引脚 DONE I/O 专用配置状态引脚，在配置完成后会输出高，源端开路 INITN I/O 专用配置状态引脚，输出高表示 FPGA 准备好配置，源端开路 ADC 功能管脚 ADC_CHx 输入 ADC 模拟信号输入 ADC_VREF 输入 ADC 参考电压 ADC_VDDA 输入 ADC 模拟电源 ADC_VDDD 输入 ADC 数字电源 4.2 IO 命名规则 IO IO 标志 B E 1 N 0 N---差分对 N 端 位置 T---top L---left B---bottom R---right DS400_4.5.5 2021.11 IO 所在 BANK 差分对 E---伪差分对 NULL---真差分对 差分对编号 www.anlogic.com P---差分对 P 端 79 SALELF® 2 系列 FPGA 数据手册 4.3 EF2L15 引脚信息：LQFP100 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 1 IOBB 0 IO_BE1N_0,D1 28 IOBE 1 IO_R1N_1 2 IOBB 0 IO_BE1P_0,D0 29 IOBE 1 IO_R2P_1 3 IOBB 0 IO_BE2N_GCLKIOB_1_0 30 IOBE 1 IO_R2N_1 4 IOBB 0 IO_BE2P_GCLKIOB_0_0 31 IOBE 1 IO_R3P_1 5 - 0 VCCIO0 32 IOBE 1 IO_R3N_1 6 - 0 GND 33 - 1 GND 7 IOBB 0 IO_BE3N_0,D3 34 IOBE 1 IO_R4N_GCLKIOR_1_1, LVDSTX_1N 8 IOBB 0 IO_BE3P_0,D2 35 IOBE 1 IO_R4P_GCLKIOR_0_1, LVDSTX_1P 9 IOBB 0 IO_BE4P_0 36 IOBE 1 IO_R5P_1 10 IOBB 0 IO_BE4N_0 37 IOBE 1 IO_R5N_1,DPCLKIO_5 11 - 0 VCCIO0 38 IOBE 1 IO_R6N_GCLKIOR_3_1, LVDSTX_1N 12 IOBB 0 IO_BE5P_GCLKIOB_2_0 39 IOBE 1 IO_R6P_GCLKIOR_2_1, LVDSTX_1P 13 IOBB 0 IO_BE5N_GCLKIOB_3_0 40 IOBE 1 IO_R7N_1,LVDSRX_1N 14 IOBB 0 IO_BE6P_0,DPCLKIO_4 41 IOBE 1 IO_R7P_1,LVDSRX_1P 15 IOBB 0 IO_BE6N_0 42 IOBE 1 IO_R8P_1 16 IOBB 0 IO_BE7P_0 43 IOBE 1 IO_R8N_1 17 IOBB 0 IO_BE7N_0 44 - 1 GND 18 IOBB 0 IO_BE8P_0 45 IOBE 1 IO_R9P_1,SCLK 19 IOBB 0 IO_BE8N_0 46 - 1 VCCIO1 20 IOBB 0 IO_BE9P_GCLKIOB_4_0,D4 47 IOBE 1 IO_R9N_1 21 IOBB 0 IO_BE9N_GCLKIOB_5_0,D5 48 IOBE 1 IO_R10N_1 22 - 0 GND 49 IOBE 1 IO_R10P_1 23 - 0 VCCIO0 50 - - VCCAUX 24 IOBB 0 IO_BE10P_0,D6 51 IOBB 2 IO_TE1N_2,GPIO4 25 IOBB 0 IO_BE10N_0,D7 52 IOBB 2 IO_TE1P_2,GPIO3 26 - 1 VCCIO1 53 IOBB 2 IO_TE2N_2 27 IOBE 1 IO_R1P_1 54 IOBB 2 IO_TE2P_2 DS400_4.5.5 2021.11 www.anlogic.com 80 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 55 - 2 VCCIO2 78 IOBE 3 IO_L_3, ADC0_CH0 56 - 2 GND 79 - 3 GND 57 IOBB 2 IO_TE3N_2,GPIO13 80 - 3 VCCIO3 58 IOBB 2 IO_TE3P_2,GPIO12 81 IOBE 3 IO_L_3,PROGRAMN 59 IOBB 2 IO_TE4N_2,GPIO11 82 IOBE 3 IO_L_3,JTAGEN 60 IOBB 2 IO_TE4P_2,GPIO10 83 IOBE 3 IO_L1N_3,DPCLKIO_1 61 IOBB 2 IO_T_2,GPIO8,USRCLK, ADC1_CH2 84 IOBE 3 IO_L1P_3 62 IOBB 2 IO_TE5N_GCLKIOT_3_2 85 IOBE 3 IO_L2N_GCLKIOL_1_3, ADC0_CH1,LVDSRX_0N 63 IOBB 2 IO_TE5P_GCLKIOT_2_2 86 IOBE 3 IO_L2P_GCLKIOL_0_3, ADC0_CH2 ,LVDSRX_0P 64 IOBB 2 IO_TE6N_GCLKIOT_1_2 87 IOBE 3 IO_L3N_GCLKIOL_3_3, ADC0_CH3,LVDSTX_0N 65 IOBB 2 IO_TE6P_GCLKIOT_0_2 88 IOBE 3 IO_L3P_GCLKIOL_2_3, ADC0_CH4,LVDSTX_0P 66 IOBB 2 IO_T_2 89 IOBE 3 IO_L_3 67 IOBB 2 IO_T_2,GPIO7,ADC1_CH1 90 IOBE 3 IO_L_3,TMS 68 IOBB 2 IO_T_2,GPIO6,DPCLKIO_8, ADC1_CH0 91 IOBE 3 IO_L_3,TCK 69 IOBB 2 IO_T_2,GPIO5,ADC0_REF 92 - 3 GND 70 IOBB 2 IO_TE7P_2,GPIO0,ADC1_CH4 93 - 3 VCCIO3 71 IOBB 2 IO_TE7N_2,GPIO1,ADC1_REF 94 IOBE 3 IO_L_3,TDI 72 - 2 GND 95 IOBE 3 IO_L_3,TDO 73 - 2 VCCIO2, ADC_VDDA, ADC_VDDD 96 IOBE 3 IO_L4P_3 74 IOBB 2 IO_T_2 97 IOBE 3 IO_L4N_3 75 IOBB 2 IO_T_2 98 IOBE 3 IO_L5N_3 76 IOBE 3 IO_L_3 , DONE 99 IOBE 3 IO_L5P_3 77 IOBE 3 IO_L_3, INITN 100 - - VCCAUX 1. 在芯片内部，FLASH 电源与 VCCIO2 相连，BANK2 的电压不应低于 2.5V。 2. ADC_VDDD、ADC_VDDA 在芯片内部与 VCCIO2 固定连接 DS400_4.5.5 2021.11 www.anlogic.com 81 SALELF® 2 系列 FPGA 数据手册 4.4 EF2L15/45 引脚信息：LQFP144 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 1 IOBB 0 IO_BE1N_0,D1 27 IOBB 0 IO_BE11P_GCLKIOB_4_0,D4 2 IOBB 0 IO_BE1P_0,D0 28 IOBB 0 IO_BE11N_GCLKIOB_5_0,D5 3 IOBB 0 IO_BE2N_0 29 - 0 GND 4 IOBB 0 IO_BE2P_0 30 - 0 VCCIO0 5 IOBB 0 IO_BE3N_GCLKIOB_1_0 31 IOBB 0 IO_B_0 6 IOBB 0 IO_BE3P_GCLKIOB_0_0 32 IOBB 0 IO_BE12P_0 7 - 0 VCCIO0 33 IOBB 0 IO_BE12N_0 8 - 0 GND 34 IOBB 0 IO_BE13P_0,D6 9 IOBB 0 IO_BE4P_0 35 IOBB 0 IO_BE13N_0,D7 10 IOBB 0 IO_BE4N_0 36 - - VCCAUX 11 IOBB 0 IO_BE5P_0,D2 37 - 1 VCCIO1 12 IOBB 0 IO_BE5N_0,D3 38 IOBE 1 IO_R1P_1 13 IOBB 0 IO_BE6P_0 39 IOBE 1 IO_R1N_1 14 IOBB 0 IO_BE6N_0 40 IOBE 1 IO_R2P_1 15 IOBB 0 IO_B_0 41 IOBE 1 IO_R2N_1 16 - 0 VCCIO0 42 IOBE 1 IO_R3P_1 17 IOBB 0 IO_B_0,DPCLKIO_3 43 IOBE 1 IO_R3N_1 18 - 0 GND 44 IOBE 1 IO_R4N_1 19 IOBB 0 IO_BE7P_GCLKIOB_2_0 45 IOBE 1 IO_R4P_1 20 IOBB 0 IO_BE7N_GCLKIOB_3_0 46 - 1 GND 21 IOBB 0 IO_BE8P_0,DPCLKIO_4 47 IOBE 1 IO_R5P_1 22 IOBB 0 IO_BE8N_0 48 IOBE 1 IO_R5N_1 23 IOBB 0 IO_BE9P_0 49 IOBE 1 24 IOBB 0 IO_BE9N_0 50 IOBE 1 25 IOBB 0 IO_BE10P_0 51 - 1 VCCIO1 26 IOBB 0 IO_BE10N_0 52 IOBE 1 IO_R7P_1 DS400_4.5.5 2021.11 www.anlogic.com IO_R6N_GCLKIOR_1_1, LVDSTX_1N IO_R6P_GCLKIOR_0_1, LVDSTX_1P 82 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 53 - 1 GND 78 IOBB 2 IO_TE3P_2,GPIO10 54 IOBE 1 IO_R7N_1,DPCLKIO_5 79 - 2 VCCIO2 55 IOBE 1 80 - 2 GND 56 IOBE 1 81 IOBB 2 IO_TE4N_2 57 IOBE 1 IO_R9P_1,DPCLKIO_6 82 IOBB 2 IO_TE4P_2 58 IOBE 1 IO_R9N_1 83 IOBB 2 59 IOBE 1 IO_R10P_1,LVDSRX_1P 84 IOBB 2 IO_TE5P_2,GPIO8,ADC1_CH2 60 IOBE 1 IO_R10N_1,LVDSRX_1N 85 IOBB 2 IO_TE6N_2 61 IOBE 1 IO_R11P_1 86 IOBB 2 IO_TE6P_2 62 IOBE 1 IO_R11N_1 87 IOBB 2 IO_TE7N_GCLKIOT_3_2 63 - 1 GND 88 - 2 VCCIO2 64 - 1 GND 89 IOBB 2 IO_TE7P_GCLKIOT_2_2 65 IOBE 1 IO_R12N_1 90 - 2 GND 66 - 1 VCCIO1 91 IOBB 2 IO_TE8N_GCLKIOT_1_2 67 IOBE 1 IO_R12P_1 92 IOBB 2 IO_TE8P_GCLKIOT_0_2 68 IOBE 1 IO_R13P_1,SCLK 93 IOBB 2 IO_T_2 69 IOBE 1 IO_R13N_1 94 IOBB 2 IO_T_2,GPIO7,ADC1_CH1 70 IOBE 1 IO_R14N_1 95 IOBB 2 71 IOBE 1 IO_R14P_1 96 IOBB 2 IO_T_2,GPIO5,ADC0_VREF 72 - - VCCAUX 97 IOBB 2 IO_TE9N_2,GPIO1,ADC1_VREF 73 IOBB 2 IO_TE1N_2,GPIO4 98 IOBB 2 IO_TE9P_2,GPIO0,ADC1_CH4 74 IOBB 2 IO_TE1P_2,GPIO3 99 IOBB 2 IO_TE10N_2 75 IOBB 2 IO_TE2N_2,GPIO13 100 IOBB 2 IO_TE10P_2 76 IOBB 2 IO_TE2P_2,GPIO12 101 - 2 GND 77 IOBB 2 IO_TE3N_2,GPIO11 102 - 2 VCCIO2 DS400_4.5.5 2021.11 IO_R8N_GCLKIOR_3_1, LVDSTX_1N IO_R8P_GCLKIOR_2_1, LVDSTX_1P www.anlogic.com IO_TE5N_2,GPIO9,DPCLKIO_7, ADC1_CH3 IO_T_2,GPIO6,DPCLKIO_8, ADC1_CH0 83 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 GND 103 IOBB 2 IO_T_2 124 - 3 104 IOBB 2 IO_TE11P_2 125 IOBE 3 105 IOBB 2 IO_TE11N_2 126 IOBE 3 106 IOBB 2 IO_TE12P_2 127 IOBE 3 107 IOBB 2 IO_TE12N_2 128 IOBE 3 108 - - VCCAUX 129 - 3 VCCIO3 109 IOBE 3 IO_L_3,DONE 130 IOBE 3 IO_L_3,TMS 110 IOBE 3 IO_L_3,INITN 131 IOBE 3 IO_L_3,TCK 111 IOBE 3 IO_L1N_3,ADC0_CH5 132 IOBE 3 112 IOBE 3 IO_L1P_3,ADC0_CH0 133 IOBE 3 IO_L7N_3,LVDSTX_0N 113 IOBE 3 IO_L2N_3 134 - 3 GND 114 IOBE 3 IO_L2P_3 135 - 3 VCCIO3 115 IOBE 3 IO_L3P_3,ADC0_CH6 136 IOBE 3 IO_L_3,TDI 116 - 3 GND 137 IOBE 3 IO_L_3,TDO 117 IOBE 3 IO_L3N_3,ADC0_CH7 138 IOBE 3 IO_L8N_3 118 - 3 NC 139 IOBE 3 IO_L8P_3 119 IOBE 3 IO_L_3,PROGRAMN 140 IOBE 3 IO_L9P_3 120 IOBE 3 IO_L_3,JTAGEN 141 IOBE 3 IO_L9N_3 121 IOBE 3 IO_L4N_3,DPCLKIO_1 142 IOBE 3 IO_L10N_3 122 IOBE 3 IO_L4P_3 143 IOBE 3 IO_L10P_3 123 - 3 VCCIO3 144 - 3 VCCAUX IO_L5N_GCLKIOL_1_3, ADC0_CH1,LVDSRX_0N IO_L5P_GCLKIOL_0_3, ADC0_CH2,LVDSRX_0P IO_L6N_GCLKIOL_3_3, ADC0_CH3,LVDSTX_0N IO_L6P_GCLKIOL_2_3, ADC0_CH4,LVDSTX_0P IO_L7P_3,DPCLKIO_2, LVDSTX_0P 1. 在芯片内部，FLASH 电源与 VCCIO2 相连，BANK2 的电压不应低于 2.5V。 2. ADC_VDDD、ADC_VDDA 在芯片内部与 VCCAUX 固定连接 DS400_4.5.5 2021.11 www.anlogic.com 84 SALELF® 2 系列 FPGA 数据手册 4.5 EF2L15/25/45 引脚信息：ftBGA256 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 A11 IOBB 0 IO_LE1P_0 D7 IOBE 0 IO_L11N_0,LVDSTX_0N C11 IOBB 0 IO_LE1N_0 E7 IOBE 0 IO_L12N_0 B9 IOBE 0 IO_L2P_0 D6 IOBE 0 IO_L12P_0 A10 IOBE 0 IO_L2N_0 C6 IOBE 0 IO_L_0,TDO C13 IOBE 0 IO_L_0,DONE A6 IOBE 0 IO_L_0,TDI A13 IOBE 0 IO_L_0,INITN C5 IOBE 0 IO_L13N_0 F8 IOBE 0 IO_L3P_0,ADC0_CH0 A4 IOBE 0 IO_L13P_0 D9 IOBE 0 IO_L3N_0,ADC0_CH5 C4 IOBE 0 IO_L14P_0 E10 IOBE 0 IO_L4N_0 B5 IOBE 0 IO_L14N_0 D10 IOBE 0 IO_L4P_0 B4 IOBE 0 IO_L15N_0 F7 IOBE 0 IO_L5P_0,ADC0_CH6 A3 IOBE 0 IO_L15P_0 E8 IOBE 0 IO_L5N_0,ADC0_CH7 B3 IOBB 0 IO_L_0 B10 IOBE 0 IO_L_0,PROGRAMN A15 IOBB 0 IO_TE1N_0 C10 IOBE 0 IO_L_0,JTAGEN B14 IOBB 0 IO_TE1P_0 D8 IOBE 0 IO_L6P_0 A14 IOBB 0 IO_TE2N_0 E9 IOBE 0 IO_L6N_0,DPCLKIO_1 B13 IOBB 0 IO_TE2P_0 C9 IOBE 0 IO_L7N_GCLKIOL_1_0, LVDSRX_0N,ADC0_CH1 B12 IOBB 0 IO_TE3N_0 A9 IOBE 0 IO_L7P_GCLKIOL_0_0, LVDSRX_0P,ADC0_CH2 C12 IOBB 0 IO_TE3P_0 A5 IOBE 0 IO_L8P_0 A12 IOBB 0 IO_TE4N_0 B6 IOBE 0 IO_L8N_0 B11 IOBB 0 IO_TE4P_0 A8 IOBE 0 IO_L9N_GCLKIOL_3_0, LVDSTX_0N,ADC0_CH3 D11 IOBB 0 IO_TE5N_0 C8 IOBE 0 IO_L9P_GCLKIOL_2_0, LVDSTX_0P,ADC0_CH4 F10 IOBB 0 IO_TE5P_0 B7 IOBE 0 IO_L10P_0 E11 IOBB 0 IO_TE6N_0 C7 IOBE 0 IO_L10N_0 F9 IOBB 0 IO_TE6P_0 B8 IOBE 0 IO_L_0,TMS A7 IOBE 0 IO_L_0,TCK E6 IOBE 0 IO_L11P_0,DPCLKIO_2, LVDSTX_0P DS400_4.5.5 2021.11 www.anlogic.com 85 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 B1 IOBB 5 IO_BE1P_5 K2 IOBB 4 IO_BE4N_4,D3 C2 IOBB 5 IO_BE1N_5 H4 IOBB 4 IO_BE5P_4 C1 IOBB 5 IO_BE2P_5 J6 IOBB 4 IO_BE5N_4 D2 IOBB 5 IO_BE2N_5 H5 IOBB 4 IO_BE6P_4 D3 IOBB 5 IO_BE3P_5 J4 IOBB 4 IO_BE6N_4 D1 IOBB 5 IO_BE3N_5 J5 IOBB 4 IO_BE7P_4,DPCLKIO_3 E2 IOBB 5 IO_BE4P_5 K6 IOBB 4 IO_BE7N_4 E3 IOBB 5 IO_BE4N_5 J1 IOBB 4 IO_BE8P_GCLKIOB_2_4 G2 IOBB 5 IO_BE5P_5,D0 J3 IOBB 4 IO_BE8N_GCLKIOB_3_4 G3 IOBB 5 IO_BE5N_5,D1 L2 IOBB 3 IO_BE1P_3 F3 IOBB 5 IO_BE6P_5 M1 IOBB 3 IO_BE1N_3 F1 IOBB 5 IO_BE6N_5 L1 IOBB 3 IO_BE2P_3,DPCLKIO_4 G5 IOBB 5 IO_BE7P_5 L3 IOBB 3 IO_BE2N_3 G4 IOBB 5 IO_BE7N_5 N2 IOBB 3 IO_BE3P_3 E1 IOBB 5 IO_BE8P_GCLKIOB_0_5 P1 IOBB 3 IO_BE3N_3 F2 IOBB 5 IO_BE8N_GCLKIOB_1_5 R1 IOBB 3 IO_BE4P_3 F4 IOBB 5 IO_BE9P_5 P2 IOBB 3 IO_BE4N_3 G6 IOBB 5 IO_BE9N_5 M3 IOBB 3 IO_BE5P_3 F5 IOBB 5 IO_BE10P_5 N1 IOBB 3 IO_BE5N_3 H6 IOBB 5 IO_BE10N_5 M2 IOBB 3 IO_BE6P_GCLKIOB_4_3,D4 G1 IOBB 4 IO_BE1P_4 N3 IOBB 3 IO_BE6N_GCLKIOB_5_3,D5 H2 IOBB 4 IO_BE1N_4 K4 IOBB 3 IO_BE7P_3 H3 IOBB 4 IO_BE2P_4 L5 IOBB 3 IO_BE7N_3 H1 IOBB 4 IO_BE2N_4 K5 IOBB 3 IO_BE8P_3 J2 IOBB 4 IO_BE3P_4 L4 IOBB 3 IO_BE8N_3 K1 IOBB 4 IO_BE3N_4 K3 IOBB 4 IO_BE4P_4,D2 DS400_4.5.5 2021.11 www.anlogic.com 86 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 T2 IOBB 2 IO_BE1P_2 M7 IOBE 2 IO_R3P_2 R3 IOBB 2 IO_BE1N_2 N7 IOBE 2 IO_R3N_2 T3 IOBB 2 IO_BE2P_2 L9 IOBE 2 IO_R4N_2 R4 IOBB 2 IO_BE2N_2 N8 IOBE 2 IO_R4P_2 P4 IOBB 2 IO_BE3P_2 M8 IOBE 2 IO_R5P_2 T4 IOBB 2 IO_BE3N_2 N9 IOBE 2 IO_R5N_2 T5 IOBB 2 IO_BE4P_2 L10 IOBE 2 IO_R6N_2 R6 IOBB 2 IO_BE4N_2 M9 IOBE 2 IO_R6P_2 R5 IOBB 2 IO_BE5P_2 M10 IOBE 2 IO_R7P_2 P5 IOBB 2 IO_BE5N_2 N11 IOBE 2 IO_R7N_2 P6 IOBB 2 IO_BE6P_2 R8 IOBE 2 T6 IOBB 2 IO_BE6N_2 T7 IOBE 2 R7 IOBB 2 IO_BE7P_2 N10 IOBE 2 IO_R9P_2 P7 IOBB 2 IO_BE7N_2 M11 IOBE 2 IO_R9N_2,DPCLKIO_5 P8 IOBB 2 IO_BE8P_2 P9 IOBE 2 T8 IOBB 2 IO_BE8N_2 T9 IOBE 2 M14 IOBB 2 IO_BE9P_2 P10 IOBE 2 IO_R11P_2,DPCLKIO_6 M15 IOBB 2 IO_BE9N_2 R10 IOBE 2 IO_R11N_2 R9 IOBB 2 IO_BE10P_2,D6 P11 IOBE 2 IO_R12N_2,LVDSRX_1N T10 IOBB 2 IO_BE10N_2,D7 T11 IOBE 2 IO_R12P_2,LVDSRX_1P P15 IOBB 2 IO_BE11P_2 P12 IOBE 2 IO_R13P_2 R16 IOBB 2 IO_BE11N_2 T13 IOBE 2 IO_R13N_2 N16 IOBB 2 IO_BE12P_2 T12 IOBE 2 IO_R14N_2 N14 IOBB 2 IO_BE12N_2 R11 IOBE 2 IO_R14P_2 N15 IOBB 2 IO_BE13P_2 R12 IOBE 2 IO_R15P_2,SCLK P16 IOBB 2 IO_BE13N_2 P13 IOBE 2 IO_R15N_2 M6 IOBE 2 IO_R1P_2 T14 IOBE 2 IO_R16N_2,GPLL2_OUTN L8 IOBE 2 IO_R1N_2 R13 IOBE 2 IO_R16P_2,GPLL2_OUTP L7 IOBE 2 IO_R2N_2 T15 IOBE 2 IO_R17P_2 N6 IOBE 2 IO_R2P_2 R14 IOBE 2 IO_R17N_2 DS400_4.5.5 2021.11 www.anlogic.com IO_R8N_GCLKIOR_1_2, LVDSTX_1N IO_R8P_GCLKIOR_0_2, LVDSTX_1P IO_R10N_GCLKIOR_3_2, LVDSTX_1N IO_R10P_GCLKIOR_2_2, LVDSTX_1P 87 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 M16 IOBB 1 IO_T_1 H14 IOBB 1 IO_TE12P_GCLKIOT_0_1 L12 IOBB 1 IO_TE1N_1,GPIO4 G14 IOBB 1 IO_TE13N_1 J11 IOBB 1 IO_TE1P_1,GPIO3 G15 IOBB 1 IO_TE13P_1 L14 IOBB 1 IO_TE2N_1,GPLL2IN G13 IOBB 1 IO_T_1,GPIO7,ADC1_CH1 L16 IOBB 1 IO_TE2P_1,GPLL2IP F16 IOBB 1 IO_TE14N_1,CSON,DOUT L15 IOBB 1 IO_T_1 F14 IOBB 1 K15 IOBB 1 IO_TE3N_1 G12 IOBB 1 IO_T_1,GPIO5,ADC0_VREF K14 IOBB 1 IO_TE3P_1 F13 IOBB 1 IO_T_1,CSN L13 IOBB 1 IO_TE4N_1 F15 IOBB 1 K11 IOBB 1 IO_TE4P_1 E16 IOBB 1 K12 IOBB 1 IO_TE5N_1,GPIO13 E14 IOBB 1 IO_TE16N_1 K13 IOBB 1 IO_TE5P_1,GPIO12 D16 IOBB 1 IO_TE16P_1 J14 IOBB 1 IO_TE6N_1 F12 IOBB 1 IO_T_1,GPIO2,ADC1_CH5 J16 IOBB 1 IO_TE6P_1 E15 IOBB 1 IO_TE17N_1 K16 IOBB 1 IO_TE7N_1,GPIO11 D14 IOBB 1 IO_TE17P_1 J15 IOBB 1 IO_TE7P_1,GPIO10 D15 IOBB 1 H15 IOBB 1 IO_TE8N_1 C16 IOBB 1 IO_TE18P_1,GPIO14 G16 IOBB 1 IO_TE8P_1 B16 IOBB 1 IO_TE19N_1 J12 IOBB 1 C15 IOBB 1 IO_TE19P_1 H13 IOBB 1 J13 IOBB 1 IO_TE10N_1 H11 IOBB 1 IO_TE10P_1 H12 IOBB 1 IO_TE11N_GCLKIOT_3_1 G11 IOBB 1 IO_TE11P_GCLKIOT_2_1 H16 IOBB 1 IO_TE12N_GCLKIOT_1_1 DS400_4.5.5 2021.11 IO_TE9N_1,GPIO9, DPCLKIO_7，ADC1_CH3 IO_TE14P_1,GPIO6, DPCLKIO_0,ADC1_CH0 IO_TE15N_1,GPIO1, ADC1_VREF IO_TE15P_1,GPIO0, ADC1_CH4 IO_TE18N_1,GPIO15, ADC1_CH6 IO_TE9P_1,GPIO8, USRCLK,ADC1_CH2 www.anlogic.com 88 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 A16 - - ADC_VDDA G7 - - VCCAUX F11 - - ADC_VSSA G10 - - VCCAUX A2 - - ADC_VDDD K7 - - VCCAUX L11 - - GND_PLLA2 K10 - - VCCAUX B2 - - GND T1 - - VCCAUX B15 - - GND T16 - - VCCAUX C3 - - GND G8 - - VCCIO0 C14 - - GND G9 - - VCCIO0 D4 - - GND D5 - - VCCIO0 D13 - - GND D12 - - VCCIO0 E5 - - GND H10 - - VCCIO1 E12 - - GND J10 - - VCCIO1 F6 - - GND E13 - - VCCIO1 H8 - - GND M13 - - VCCIO1 H9 - - GND K8 - - VCCIO2 J8 - - GND K9 - - VCCIO2 J9 - - GND N5 - - VCCIO2 L6 - - GND N12 - - VCCIO2 M5 - - GND M4 - - VCCIO3 M12 - - GND H7 - - VCCIO4 N4 - - GND J7 - - VCCIO4 N13 - - GND E4 - - VCCIO5 P3 - - GND P14 - - GND R2 - - GND R15 - - GND A1 - - VCCAUX 1. 在芯片内部，FLASH 电源与 VCCIO1 相连，BANK1 的电压不应低于 2.5V。 DS400_4.5.5 2021.11 www.anlogic.com 89 SALELF® 2 系列 FPGA 数据手册 4.6 EF2L25 引脚信息：XWFN42 （1） 编号 类型 BANK 引脚说明 （1） 和 LGA42 编号 类型 BANK 引脚说明 1 - - ADC_VSS 22 IOBE 2 IO_R2P_2 2 IOBE 0 IO_L1N_0 23 IOBE 2 IO_R2N_2 3 IOBE 0 IO_L1P_0 24 IOBE 2 4 - 0 GND 25 IOBE 2 5 IOBE 0 IO_L2N_0 26 - 2 VCCIO2 6 IOBE 0 IO_L2P_0 27 - 2 GND 7 - 0 VCCIO0 28 IOBE 2 IO_R4N_2 8 IOBE 0 IO_L_0,TMS 29 IOBE 2 IO_R5P_2 9 IOBE 0 IO_L_0,TCK 30 IOBE 2 IO_R4P_2 10 IOBE 0 IO_L_0,TDI 31 IOBE 2 IO_R5N_2 11 IOBE 0 IO_L_0,TDO 32 - 2 GND 12 IOBE 0 IO_L3N_0 33 IOBB 3 IO_TE1N_3 13 IOBE 0 IO_L3P_0 34 IOBB 3 IO_TE1P_3 14 IOBE 0 IO_L4P_0 35 IOBB 3 IO_T_GCLKIOT_3_3 15 IOBE 0 IO_L4N_0 36 - 3 VCCIO3 16 - 1 VCCIO1 37 - 3 GND 17 - 1 GND 38 IOBB 3 IO_T_3,ADC1_CH5 18 IOBB 1 IO_B_GCLKIOB_4_1 39 - 3 VCCIO3 19 - 1 VCCIO1 40 IOBE 0 IO_L5P_0 20 IOBE 2 IO_R1P_2 41 IOBE 0 IO_L5N_0 21 IOBE 2 IO_R1N_2 42 - - VCCAUX IO_R3P_GCLKIOR_0_2, LVDSTX_1P IO_R3N_GCLKIOR_1_2, LVDSTX_1N 1. 上表中 P7,P36 等电源引脚都在内部与 VCCAUX 连一起了，因此 BANK0 和 BANK3 的电压都必须与 VCCAUX 保持一致。 2. 在芯片内部，FLASH 电源与 VCCIO3 相连，BANK3 的电压不应低于 2.5V。 3. ADC_VDDD、ADC_VDDA 在芯片内部与 VCCAUX 固定连接 DS400_4.5.5 2021.11 www.anlogic.com 90 SALELF® 2 系列 FPGA 数据手册 4.7 EF2M45 引脚信息：LQFP48 编号 类型 BANK 引脚说明 编号 类型 BANK 引脚说明 1 - - VCCAUX 25 IOBB 1 D7,IO_BE4N_1 2 - 0 ADC_VDDA 26 IOBE 2 IO_R1P_2 3 IOBE 0 ADC0_CH0,IO_L_0 27 IOBE 2 IO_R1N_2 4 IOBE 0 PROGRAMN,IO_L1N_0 28 IOBE 2 IOR_2 5 IOBE 0 JTAGEN,IO_L1P_0 29 - 2 VCCIO_2 6 IOBE 0 ADC0_CH1,GCLKIOL_1, LVDSRX_0N,IO_L2N_0 30 IOBE 2 SCLK,IO_R_2 7 IOBE 0 ADC0_CH2,GCLKIOL_0, LVDSRX_0P,IO_L2P_0 31 - 2 XTALi 8 - 0 VCCIO_0 32 - 2 XTALo 9 IOBE 0 ADC0_CH3,GCLKIOL_3, LVDSTX_0N,IO_L3N_0 33 - 2 VCCAUX 10 IOBE 0 ADC0_CH4,GCLKIOL_2, LVDSTX_0P,IO_L3P_0 34 IOBB 3 GPIO4,IO_TE1N_3 11 IOBE 0 TMS,IO_L4N_0 35 - 3 vbat 12 IOBE 0 TCK,IO_L4P_0 36 IOBB 3 GPIO3,IO_TE1P_3 13 IOBE 0 TDI,IO_L5N_0 37 IOBB 3 GPIO13,IO_TE2N_3 14 IOBE 0 TDO,IO_L5P_0 38 IOBB 3 GPIO12,IO_TE2P_3 15 IOBB 1 D0,IO_BE1P_1 39 IOBB 3 GPIO11,IO_TE3N_3 16 IOBB 1 D1,IO_BE1N_1 40 IOBB 3 GPIO10,IO_TE3P_3 17 - 1 VCCIO_1 41 IOBB 3 GPIO9,DPCLKIO_7, ADC1_CH3,IO_TE4N_3 18 IOBB 1 D2,IO_BE2P_1 42 IOBB 3 GPIO8,USRCLK, ADC1_CH2,IO_TE4P_3 19 IOBB 1 D3,IO_BE2N_1 43 IOBB 3 GPIO7,ADC1_CH1,IO_T_3 20 - 1 VCCAUX 44 IOBB 3 GPIO6,DPCLKIO_8, ADC1_CH0,IO_T_3 21 IOBB 1 D4,GCLKIOB_4, IO_BE3P_1 45 IOBB 3 GPIO5,ADC0_VREF,IO_T_3 22 IOBB 1 D5,GCLKIOB_5, IO_BE3N_1 46 IOBB 3 GPIO0,ADC1_CH4, IO_TE5P_3 23 - 1 VCCIO_1 47 IOBB 3 GPIO1,ADC1_VREF, IO_TE5N_3 24 IOBB 1 D6,IO_BE4P_1 48 - 3 VCCIO_3 49 - - GND DS400_4.5.5 2021.11 www.anlogic.com 91 SALELF® 2 系列 FPGA 数据手册 1. 在芯片内部，FLASH 电源与 VCCIO3 相连，BANK3 的电压不应低于 2.5V。 2. ADC_VDDD 在芯片内部与 VCCAUX 固定连接，GND 是由芯片底部的 EPAD 接入 DS400_4.5.5 2021.11 www.anlogic.com 92 SALELF® 2 系列 FPGA 数据手册 4.8 EF2L45 引脚信息：UBGA132 编号 类型 BANK NAME 编号 类型 BANK NAME A2 IOBE 0 IO_L1P_0 B14 IOBB 1 IO_TE1P_1 B3 IOBE 0 IO_L1N_0 C13 IOBB 1 IO_TE1N_1 A4 IOBE 0 IO_L1_0,TDO C14 IOBB 1 IO_TE2P_1 B4 IOBE 0 IO_L2_0,TDI D12 IOBB 1 IO_TE2N_1 A3 IOBE 0 IO_L2P_0 E12 IOBB 1 IO_TE3P_1 C4 IOBE 0 IO_L2N_0 E14 IOBB 1 IO_TE3N_1 B5 IOBE 0 IO_L3P_0,LVDSTX_0P E13 IOBB 1 IO_TE4P_1 C6 IOBE 0 IO_L3N_0,LVDSTX_0N F12 IOBB 1 IO_TE4N_1 A7 IOBE 0 IO_L4P_0 F13 IOBB 1 IO_TE5P_1 B7 IOBE 0 IO_L4N_0 F14 IOBB 1 IO_TE5N_1 B6 IOBE 0 IO_L3_0,TCK G12 IOBB 1 IO_TE6P_1 A6 IOBE 0 IO_L4_0,TMS G14 IOBB 1 IO_TE6N_1 C8 IOBE 0 IO_L5P_0 G13 IOBB 1 IO_TE7P_1,GCLKIOT_0 B8 IOBE 0 IO_L5N_0 H12 IOBB 1 IO_TE7N_1,GCLKIOT_1 C9 IOBE 0 IO_L6P_0 J12 IOBB 1 IO_TE8P_1,GCLKIOT_2 A9 IOBE 0 IO_L6N_0 J14 IOBB 1 IO_TE8N_1,GCLKIOT_3 B9 IOBE 0 IO_L5_0,JTAGEN J13 IOBB 1 IO_TE9P_1 C10 IOBE 0 IO_L6_0,PROGRAMN K12 IOBB 1 IO_TE9N_1 A10 IOBE 0 IO_L7P_0 K13 IOBB 1 IO_TE10P_1 C11 IOBE 0 IO_L7N_0 K14 IOBB 1 IO_TE10N_1 A11 IOBE 0 IO_L8P_0 L14 IOBB 1 IO_TE11P_1 B12 IOBE 0 IO_L8N_0 M13 IOBB 1 IO_TE11N_1 B13 IOBE 0 IO_L7_0,INITN M12 IOBB 1 IO_TE12P_1 A13 IOBE 0 IO_L8_0,DONE M14 IOBB 1 IO_TE12N_1 C12 IOBB 0 IO_LE9P_0 N13 IOBB 1 IO_TE13P_1,GPLL2IP A12 IOBB 0 IO_LE9N_0 N14 IOBB 1 IO_TE13N_1,GPLL2IN DS400_4.5.5 2021.11 www.anlogic.com 93 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK NAME 编号 类型 BANK NAME P3 IOBE 2 IO_R1P_2 L3 IOBB 3 IO_BE1_3 M3 IOBE 2 IO_R1N_2 M1 IOBB 3 IO_BE1P_3 P2 IOBE 2 IO_R2P_2 M2 IOBB 3 IO_BE1N_3 N2 IOBE 2 IO_R2N_2 K1 IOBB 3 IO_BE2P_3,D4,GCLKIOB_4 N3 IOBE 2 IO_R3P_2 K3 IOBB 3 IO_BE2N_3,D5,GCLKIOB_5 P4 IOBE 2 IO_R3N_2 J3 IOBB 3 IO_BE3P_3,D6 N5 IOBE 2 IO_R4P_2 K2 IOBB 3 IO_BE3N_3,D7 M5 IOBE 2 IO_R4N_2 F1 IOBB 4 IO_BE4P_4 M4 IOBE 2 IO_R5P_2 F3 IOBB 4 IO_BE4N_4 N4 IOBE 2 IO_R5N_2 J1 IOBB 4 IO_BE5P_4,D2 N6 IOBE 2 IO_R6P_2,GCLKIOR_0,LVDS TX_1P J2 IOBB 4 IO_BE5N_4,D3 P6 IOBE 2 IO_R6N_2,GCLKIOR_1,LVDS TX_1N H1 IOBB 4 IO_BE6P_4,DPCLKIO_3 M7 IOBE 2 IO_R7P_2,GCLKIOR_2,LVDS TX_1P H3 IOBB 4 IO_BE6N_4 N8 IOBE 2 IO_R7N_2,GCLKIOR_3,LVDS TX_1N G3 IOBB 4 IO_BE7P_4,GCLKIOB_2 P7 IOBE 2 IO_R8P_2 H2 IOBB 4 IO_BE7N_4,GCLKIOB_3 N7 IOBE 2 IO_R8N_2 E1 IOBB 5 IO_BE8P_5,D0 P9 IOBE 2 IO_R9P_2,LVDSRX_1P E2 IOBB 5 IO_BE8N_5,D1 N9 IOBE 2 IO_R9N_2,LVDSRX_1N E3 IOBB 5 IO_BE9P_5 P8 IOBE 2 IO_R10P_2 F2 IOBB 5 IO_BE9N_5 M8 IOBE 2 IO_R10N_2 C2 IOBB 5 IO_BE10P_5,GCLKIOB_0 M9 IOBE 2 IO_R11P_2 D1 IOBB 5 IO_BE10N_5,GCLKIOB_1 N10 IOBE 2 IO_R11N_2 C1 IOBB 5 IO_BE11P_5 M10 IOBE 2 IO_R12P_2,GPLL2_OUTP C3 IOBB 5 IO_BE11N_5 P11 IOBE 2 IO_R12N_2,GPLL2_OUTN B1 IOBB 5 IO_BE12P_5 M11 IOBE 2 IO_R13P_2,SCLK B2 IOBB 5 IO_BE12N_5 P12 IOBE 2 IO_R13N_2 N12 IOBE 2 IO_R14P_2 P13 IOBE 2 IO_R14N_2 DS400_4.5.5 2021.11 www.anlogic.com 94 SALELF® 2 系列 FPGA 数据手册 编号 类型 BANK NAME A8 - 0 VCCIO0 B10 - 0 VCCIO0 C5 - 0 VCCIO0 D14 - 1 VCCIO1 H14 - 1 VCCIO1 L12 - 1 VCCIO1 M6 - 2 VCCIO2 N11 - 2 VCCIO2 P1 - 2 VCCIO2 L1 - 3 VCCIO3 G1 - 4 VCCIO4 D3 - 5 VCCIO5 A5 - - GND B11 - - GND D13 - - GND D2 - - GND G2 - - GND H13 - - GND L13 - - GND L2 - - GND P10 - - GND P5 - - GND C7 - - NC A1 - - VCCAUX A14 - - VCCAUX N1 - - VCCAUX P14 - - VCCAUX DS400_4.5.5 2021.11 编号 类型 www.anlogic.com BANK NAME 95 SALELF® 2 系列 FPGA 数据手册 4.9 封装信息 4.9.1 XWFN42 封装规格 DS400_4.5.5 2021.11 www.anlogic.com 96 SALELF® 2 系列 FPGA 数据手册 4.9.2 LQFP48 封装规格 DS400_4.5.5 2021.11 www.anlogic.com 97 SALELF® 2 系列 FPGA 数据手册 4.9.3 LQFP100 封装规格 DS400_4.5.5 2021.11 www.anlogic.com 98 SALELF® 2 系列 FPGA 数据手册 4.9.4 LQFP144 封装规格 DS400_4.5.5 2021.11 www.anlogic.com 99 SALELF® 2 系列 FPGA 数据手册 4.9.5 ftBGA256 封装规格 DS400_4.5.5 2021.11 www.anlogic.com 100 SALELF® 2 系列 FPGA 数据手册 4.9.6 LGA42 封装规格 DS400_4.5.5 2021.11 www.anlogic.com 101 SALELF® 2 系列 FPGA 数据手册 4.9.7 UBGA132 封装规格 DS400_4.5.5 2021.11 www.anlogic.com 102 SALELF® 2 系列 FPGA 数据手册 5 订购信息 表 5- 1 器件号缩写  器件名称 类别 查找表容量 封装类型 EF2 L 15 BG256 产品系列      ELF2 系列 类别  L 逻辑器件  M 内嵌 MCU-M3 查找表容量  15 1500 查找表  25 2500 查找表  45 4500 查找表 封装类型：  LG LQFP，lead free  XG XWFN，lead free  UG UBGA，  BG FBGA，substrate  # 引脚数（144 指 144 个引脚，256 指 256 个引脚） 温度等级  I 工业（TJ = -40 – 100 ℃）  C 商业(TJ = 0 - 85 ℃） DS400_4.5.5 2021.11 www.anlogic.com 103 SALELF® 2 系列 FPGA 数据手册 EF2 L 15 LG100 B 器件名称 ELF2 FPGA 类型 电源类型 L 逻辑器件 B M 单电源 内嵌 MCU-M3 查找表容量 封装类型 15 1500 查找表 XG42 XWFN42 25 2500 查找表 AG42 LGA42 45 4500 查找表 LG48 LQFP48 LG100 LQFP100 UG132 UBGA132 BG256 BGA256 DS400_4.5.5 2021.11 www.anlogic.com 104 SALELF® 2 系列 FPGA 数据手册 6 版本信息 日期 版本 修订记录 2017/10/15 0.1 首次发布中文版 2017/12/11 0.11 修改 IO 定义,修改下载模式定义 2017/12/20 1.0 修改 IO 封装文件定义 2018/1/11 1.1 更新 IO 封装文件定义，添加上电时序要求 2018/1/18 1.2 更新封装表 2018/1/26 1.3 更新 BGA256 封装 2018/1/27 1.4 更新型号表，更新订购信息表 2018/2/25 1.5 更新型号表信息 2018/2/28 1.6 更新 XWFN42 引脚信息 2018/4/12 1.7 增加 AST 接口介绍 2018/4/18 1.8 更新 LQFP144 引脚，增加 LQFP64 引脚信息 2018/4/24 1.9 修正 ERAM128K 写模式说明，更新选型与引脚信息表与温度传感器计算公式 2018/5/16 2.0 添加 LQFP48 封装，修改部分功能描述 2018/5/23 2.1 更改 LQFP48 尺寸，修改部分功能描述 2018/5/31 2.2 添加电源监控模块使用说明 2018/6/7 2.3 删除 ADC 相关 BANK 电压错误描述 2018/6/19 2.4 更新 IOBB VIH 数值、更新 PLL 动态配置表描述 2018/6/27 2.5 2018/7/4 2.6 2018/7/12 2.7 修改了 IOB 简介部分的描述、更改了表 2-8- 1ELF2 支持电气标准 2018/7/18 2.8 增加 IOBB/IOBE 识别方法，修改文档格式 2018/8/3 2.9 修改 IOBE 支持的单端标准 2018/8/10 3.0 删除 PLL 动态配置相关描述 2018/8/16 3.1 删除预加重、动态时钟使能模块、修改 IOB 描述、更新引脚注释 2018/8/24 3.2 更新 DCS 操作模式列表 2018/8/30 3.3 更改 ADC 复用引脚热插拔说明，修正伪差分速率 2018/9/11 3.4 统一文档格式，增加 PLL、OSC 使用建议、IO 引脚在配置过程中的状态说明 2018/11/20 3.5 修正 TRUE LVDS 输出示意图 2019/1/4 3.6 添加 LVPECL 输入建议外接电路 表 3.2.3 更新占空比描述；3.1.6 节热拔插排除 ADC_VREF 引脚 表 2-8- 3 更新 IOBB Emulated LVDS 推荐电阻值 更新了交流电气特性的时钟性能和数字信号处理模块的描述 新增 2.14 节 OSC、OSCDIV 输出限制注释 更改表 3-1-15VID 输入差分电平标准； 2019/2/12 3.7 添加 2.9.7 中的 JTAG 时序图和 JTAG 时序规格表； 绘制添加 3.1.3 基本供电要求表格； DS400_4.5.5 2021.11 www.anlogic.com 105 SALELF® 2 系列 FPGA 数据手册 删除表 3-1-1、表 3-1-2 中 VCC； 2019/2/18 3.8 删除图 3-1-1 上电时序图 VCC 时序波形，删除 VCC 上电要求备注； 删除表 3-1-8 内核电压的内核电压上电阈值、掉电阈值要求； 删除表 4-1-1 引脚定义和规则中 VCC 描述； 2019/2/20 3.9 删除双电源相关表述，修改人体模型静电放电电压 2000->1500 将 EF2M45LG48 芯片腹部 GND PAD 作为 49 脚添加入 LQFP48 封装引脚信息表 2019/2/27 4.0 添加表 3-1- 20 ELF2 LVPECL 推荐操作条件 删除表 3-1- 12 IOBE 推荐基本操作条件中关于施密特触发器的描述行 在添加 OSC 精度注释说明 在表 3-1- 17 ELF2 LVDS 推荐操作条件添加差分输入摆幅大于 500mV 时，只能 使用外接电阻的注释说明 2019/3/29 4.1 修改表 3-2- 5 高速 I/O 接口性能表中 LVPECL 参数 VCCIO 3.0->3.3V 修改表 2-4- 1 DCS 操作模式 BUFGMUX sel 信号对应的时钟输出 添 加 表 3-1- 5 EF2L15/45LG144 & EF2L15LG100 最 小 供 电 要 求 、 表 3-1- 6 EF2M45LG48 最小供电要求、表 3-1- 7 EF2L25XG42 最小供电要求 PLL 展频、小数分频、温度传感器、电压监控模块未完成完整测试，暂删除相 2019/4/22 4.2 关章节；更改嵌入式存储模块缩写为 ERAM，修改 ERAM9K 配图；修改全局时钟 网络配图 2019/4/25 4.3 更新表 3-2- 3 ELF2 器件的 PLL 规格 修正 EF2M45LG48 引脚列表中的差分标识 更新表 3-1- 19 ADC 规格说明； 校对并更新选型表表 1- 1 中 LVDS 数目 更新表表 2-8- 3 Emulated LVDS 推荐电阻值 修改表 3-1- 3 推荐基本操作条件中电源缓变率最小值 更新表 3-1- 17 LVDS 推荐操作条件中输出共模电压范围 删除 HSTL，SSTL，GTL 单端标准，删除 MINILVDS，PPDS 差分标准支持 2019/5/27 4.4 更新表 2-9- 4 ELF2 JTAG 时序规格表 更新表 3-2- 6 ELF2 器件配置模式时序规格表 更新 IO 直流电学特性表 3-1- 12、表 3-1- 13 中输入漏电流 删除表 3-1- 14 ELF2 器件 IOBE 单端 I/O 标准规格中 LVCMOS33 20mA，LVCMOS25 16m，LVCMOS18 12mA 输出强度时的测试内容 更新 ftBGA256 封装信息，明确芯片厚度范围 改写 PLL 动态相移一节 2019/7/3 4.4.1 修改 POR 相关 BANK 最小供电要求为 1.5V 添加图 2-1- 4 Disram 同步写入异步读出时序图、图 2-3- 1 No change 模式 2019/7/29 4.4.2 波形、图 2-3- 2 Write Through 模式波形、图 2-3- 3 Read Before Write 模 式波形 2019/10/25 DS400_4.5.5 2021.11 4.4.3 删除从动配置时，INITN 信号结束到配置时钟给出的相对时间要求 www.anlogic.com 106 SALELF® 2 系列 FPGA 数据手册 添加 ADC 相关供电限制到器件基本供电要求章节 非背景模式下，通过 Jtag 烧写 flash 数据，tck 的频率要大于等于 100K 2019/11/25 4.4.4 修正 EF2L45LG144 封装 P142、P143 引脚差分极性标识错误 删除从动配置时最大建立时间限制，添加最小保持时间要求 2019/12/30 4.4.5 修改 BGA256 封装 K12、K13，LQFP100 封装 20、21，144 封装 55、56 脚引脚标 识，使其符合引脚命名规则 EF2 系列 FPGA 配置器件内置，删除 SPI 接口复用相关说明 2020/4/24 4.4.6 增加 4.9.3 和 4.9.4 章节封装的引脚顺序描述 2020/7/7 4.4.7 增加 4.9.6 章节封装的引脚顺序描述；更新表 1-2； 增加 4.8 引脚信息和 4.9.7 封装规格 2020/8/6 4.4.8 更新表 1- 2 ELF2 FPGA 封装：增加 132CSFBGA 封装信息 更新目录序号 删除原有 LVPECL 说明和介绍，增加 2.8.3LVPECL 章节说明和电路 2020/8/11 4.4.9 更新表 3-1- 17 ELF2 LVDS 推荐操作条件,增加 LVDS33 输出和输出参数 更新 3.1.1 最大绝对额定值章节：增加图 3-1-1 输入信号过冲、下冲和表 3-12 10 年使用寿命条件下允许的最大过冲、下冲占比 修正 2.8.3 LVPECL 章节，修改推荐交流耦合电路示意图以及说明描述 2020/10/25 4.5.0 更新 2.8.1 IOB 介绍章节，删除 IOBB 支持电平标准：单端 I/O 标准中 GTL 电 平标准 2020/11/26 4.5.1 新增 EF2L45UG132 封装信息；修改 EF2L45UG132 封装名称; 2020/3/29 4.5.2 新增商业温度等级 2021/4/22 4.5.3 更新 LGA42 封装规格；更新 EF2L25XG42 最小供电要求； 更新 3.1.3 章节，增加表 3-1-6 EF2L45UG132 供电限制的描述； 2021/5/5 4.5.4 更新 4.7 章节，引脚信息标注，修改为：”在芯片内部，FLASH 电源与 VCCIO3 相连，BANK3 的电压不应低于 2.5V。“； 2021/11/8 DS400_4.5.5 2021.11 4.5.5 更新 4.9.7 章节，C12、A12 管脚描述修正； www.anlogic.com 107 SALELF® 2 系列 FPGA 数据手册 版权所有©2021 上海安路信息科技股份有限公司 未经本公司书面许可，任何单位和个人都不得擅自摘抄、复制、翻译本文档内容的部分或全部，并不得 以任何形式传播。 免责声明 本文档并未授予任何知识产权的许可，并未以明示或暗示，或以禁止发言或其它方式授予任何知识产权 许可。除安路科技在其产品的销售条款和条件中声明的责任之外，安路科技概不承担任何法律或非法律 责任。安路科技对安路科技产品的销售和/或使用不作任何明示或暗示的担保，包括对产品的特定用途 适用性、适销性或对任何专利权、版权或其它知识产权的侵权责任等，均不作担保。安路科技对文档中 包含的文字、图片及其它内容的准确性和完整性不承担任何法律或非法律责任，安路科技保留修改文档 中任何内容的权利，恕不另行通知。安路科技不承诺对这些文档进行适时的更新。 DS400_4.5.5 2021.11 www.anlogic.com 108