TM7705

16 bit 模数转换器 TM7705 一、特性描述 TM7705 是应用于低频测量的 2/3 通道的模拟前端。该器件可以接受直接来自传感器的低电平的输入 信号，然后产生串行的数字输出。利用 Σ-Δ 转换技术实现了 16 位无丢失代码性能。选定的输入信号被送到 一个基于模拟调制器的增益可编程专用前端。片内数字滤波器处理调制器的输出信号。通过片内控制寄存 器可调节滤波器的截止点和输出更新速率，从而对数字滤波器的第一个陷波进行编程。 TM7705 只需 2.7~3.3V 或 4.75~5.25V 单电源。TM7705 是双通道全差分模拟输入，带有一个差分基 准输入。当电源电压为 5V、基准电压为 2.5V 时，该器件都可将输入信号范围从 0~+20mV 到 0~+2.5V 的 信号进行处理。还可处理±20mV~±2.5V 的双极性输入信号，对于 TM7705 是以 AIN（-）输入端为参考 点。当电源电压为 3V、基准电压为 1.225V 时，可处理 0~+10mV 到 0~+1.225V 的单极性输入信号，它的 双极性输入信号范围是±10mV 到±1.225V。因此，TM7705 可以实现 2/3 通道系统所有信号的调理和转 换。 TM7705 是用于智能系统、微控制器系统和基于 DSP 系统的理想产品。其串行接口可配臵为三线接口。 增益值、信号极性以及更新速率的选择可用串行输入口由软件来配臵。该器件还包括自校准和系统校准选 项，以消除器件本身或系统的增益和偏移误差。 CMOS 结构确保器件具有极低功耗，掉电模式减少等待时的功耗至 20μW（典型值）。TM7705 采用 16 脚塑料双列直插（DIP） 、16 脚宽体（0.3 英寸）SOIC、16 脚 TSSOP、16 脚 SOP 和 16 脚 SSOP 封装。 二、功能特点            TM7705：2个全差分输入通道的ADC 16位无丢失代码 0.003%非线性 可编程增益前端 增益：1～128 三线串行接口 有对模拟输入缓冲的能力 2.7～3.3V或4.75～5.25V工作电压 3V电压时，最大功耗为1mW 等待电流的最大值为8μA 16脚DIP、SOIC(宽体) 、TSSOP、SOP和SSOP封装 ©Titan Micro Electronics www.titanmec.com V1.2 -1- 16 bit 模数转换器 TM7705 三、功能方框图 四、引脚排列与功能 TM7705 的引脚排列 TM7705 ©Titan Micro Electronics www.titanmec.com V1.2 -2- 16 bit 模数转换器 TM7705 五、引脚功能 编号 名 称 功 能 串行时钟，施密特逻辑输入。将一个外部的串行时钟加于这一输入端口， 1 SCLK 以访问 TM7705 的串行数据。该串行时钟可以是连续时钟以连续的脉冲 串传送所有数据 。反之 ，它也可以是非连续时钟 ，将信息以小批型数 据发送给 TM7705 为转换器提供主时钟信号。能以晶体/谐振器或外部时钟的形式提供。晶 2 MCLK IN 体/谐振器可以接在 MCLK IN 和 MCLK OUT 二引脚之间。 此外， MCLK IN 也可用 CMOS 兼容的时钟驱动，而 MCLK OUT 不连接。时钟频率的 范围为 500kHz~5MHz 当主时钟为晶体/谐振器时，晶体/谐振器被接在 MCLK IN 和 MCLK OUT 之间。如果在 MCLK IN 引脚处接上一个外部时钟，MCLK OUT 将提供 3 MCLK OUT 一个反相时钟信号。这个时钟可以用来为外部电路提供时钟源，且可以 驱动一个 CMOS 负载。如果用户不需要，MCLK OUT 可以通过时钟寄存 器中的 CLK DIS 位关掉。这样，器件不会在 MCLK OUT 脚上驱动电容负 载而消耗不必要的功率 片选，低电平有效的逻辑输入，选择 TM7705。将该引脚接为低电平， 4 TM7705 能以三线接口模式运行 （以 SCLK、DIN 和 DOUT 与器件接口） 。 CS 在串行总线上带有多个器件的系统中，可由 CS 对这些器件作出选择， 或在与 TM7705 通信时，CS 可用作帧同步信号 5 复位输入。低电平有效的输入，将器件的控制逻辑、接口逻辑、校准系 RESET 数、数字滤波器和模拟调制器复位至上电状态 6 AIN2(+)[AIN1] 对于 TM7705，差分模拟输入通道 2 的正输入端。 7 AIN1(+)[AIN2] 对于 TM7705，差分模拟输入通道 1 的正输入端。 8 AIN1(-)[COMMON] 对于 TM7705，差分模拟输入通道 1 的负输入端； 基准输入端。TM7705 差分基准输入的正输入端。基准输入是差分的，并 9 REF IN（+） 规定 REF IN （+）必须大于 REF IN （-） 。REF IN （+）可以取 VDD 和 GND 之间的任何值 10 REF IN（-） 11 AIN2（-）[AIN3] 基准输入端。TM7705 差分基准输入的负输入端。REF IN（- ）可以取 VDD 和 GND 之间的任何值，且满足 REF IN（+ ）大于 REF IN （- ） 对于 TM7705，差分模拟输入通道 2 的负输入端。 逻辑输出。这个输出端上的逻辑低电平表示可从 TM7705 的数据寄存器 获取新的输出字。完成对一个完全的输出字的读操作后，DRDY 引脚立 DRDY 12 即回到高电平。如果在两次输出更新之间，不发生数据读出，DRDY 将 在下一次输出更新前 500 ×tCLKIN 时间返回高电平。当 DRDY 处于高 电平时，不能进行读操作，以免数据寄存器中的数据正在被更新时进行 读操作。当数据被更新后，DRDY 又将返回低电平。DRDY 也用来指示 何时 TM7705 已经完成片内的校准序列 串行数据输出端。从片内的输出移位寄存器读出的串行数据由此端输出。 13 DOUT 根据通讯寄存器中的寄存器选择位，移位寄存器可 容纳来自通讯寄存器、时钟寄存器或数据寄存器的信息 ©Titan Micro Electronics www.titanmec.com V1.2 -3- 16 bit 模数转换器 TM7705 串行数据输入端。向片内的输入移位寄存器写入的串行数据由此输入。 14 DIN 根据通讯寄存器中的寄存器选择位，输入移位寄存器中的数据被传送到 设臵寄存器、时钟寄存器或通讯寄存器 15 VDD 电源电压，+2.7V~+5.25V 16 GND 内部电路的地电位基准点 六、极限参数（TA = +25℃，除非另有说明） VDD 对 GND -0.3V ～+7V 模拟输入电压对 GND -0.3V ～VDD +0.3V 基准输入电压对 GND -0.3V ～VDD +0.3V 数字输入电压对 GND -0.3V ～VDD +0.3V 数字输出电压对 GND -0.3V ～VDD +0.3V 工作温度范围 （商业级，B ） -40℃～+85℃ 储存温度范围 -65℃～+150℃ 结温 +150℃ 功耗 （塑料 DIP 封装） 450mW θJA 热阻 105℃/W 引脚温度 （焊接 ，10 秒） +260℃ 功耗（塑料 SOIC 封装） 450mW θJA 热阻 75℃/W 引脚温度 （焊接 ） 汽相 （60 秒） +215℃ 红外线 （15 秒） +220℃ 功耗 （SSOP 450mW 封装） θJA 热阻 139℃/W 引脚温度（焊接） 汽相（60 秒） +215℃ 红外线（15 秒） +220℃ 抗 ESD >4000V 注：强度超出所列的极限参数可能导致器件的永久性损坏。这些仅仅是极限参数，并不意味着在极限 条件下或在任何其它超出推荐工作条件所示参数的情况下器件能有效地工作。延长在极限参数条件下的工 作时间会影响器件的可靠性。 七、电特性 （VDD=+3V 或+5V，REF IN（+）=+1.225V；REF IN（－）=GND，MCLK IN =2.4576MHz，TA=T MIN～TMAX ， 除非另有说明） Parameter B Version1 Units Conditions/Comments STATIC PERFORMANCE No Missing Codes Output Noise 16 Bits min Guaranteed Design. Filter Cutoffs and Notch < 60 Hz See Tables I Dependson and III Selected ©Titan Micro Electronics by Filter Gain www.titanmec.com V1.2 -4- 16 bit 模数转换器 Filter Notch < 60 Hz. Typically Integral Nonlinearity2 ±0.003 Unipolar Offset Error See Note3 Unipolar Offset Drift4 0.5 Bipolar Zero Error See Note 3 Bipolar Zero Drift4 0.5 μV/℃ typ For Gains1,2and4 0.1 μV/℃ typ For Gains8,16,32,64and128 Positive Full-Scale Error Full-Scale Drift Gain Error 5 0.5 Negative Full -Scale Error2 Bipolar μV/℃ typ μV/℃ typ See Note3 7 Gain Drift4.8 Bipolar 0.0003% See Note3 0.5 4.6 %of FSR max TM7705 Negative Full -Scale Drift4 ppm of FSR/ ℃ typ ±0.003 %of FSR/℃ typ Typically±0.001% 1 μV/℃typ For Gains of 1 to 4 0.6 μV/℃ typ For Gains of 8 to 128 Specifications for AIN and REF IN UnlessNoted ANALOG INPUTS/REFERENCE INPUTS Input Common-Mode Rejection(CMR)2 VDD=5V Gain=1 96 dB typ Gain=2 105 dB typ Gain=4 110 dB typ 130 dB typ Gain=1 105 dB typ Gain=2 110 dB typ Gain=4 120 dB typ 130 dB typ 98 dB typ 98 dB typ 150 dB typ 150 dB typ GND to VDD Vmin to V mas GND—30mV Vmin Gain=8 128 VDD=3V Gain=8 128 Normal-Mode50Hz Rejection 2 Normal-Mode60Hz Rejection2 Common-Mode 50Hz Rejection2 Common-Mode Rejection 60Hz 2 Absolute/Common-Mo de REF IN Voltage 25Hz,50Hz,±0.02×fNOTCH For Filter Notches of 20Hz,60Hz,±0.02×fNOTCH For Filter Notches of 25Hz,50Hz,±0.02×fNOTCH For Filter Notches of 20Hz,60Hz,±0.02×fNOTCH 2 Absolute/Common-Mo de AIN Voltage For Filter Notches of BUF Bit of Setup Register=0 2。9 ©Titan Micro Electronics www.titanmec.com V1.2 -5- 16 bit 模数转换器 VDD+30mV Vmax GND+50mV Vmin VDD—1.5V Vmax AIN DC Input Current2 1 nA max AIN 10 pF max Absolute/Common-Mo TM7705 BUF Bit of Setup Register=1 de AIN Voltage2。9 SamplingCapacitance2 AIN Differential Voltage 0to+VREP/GAI Range N 10 11 ±VREP/GAIN nom nom Unipolar Input Range(B/U Bit of Setup Register=1) Bipolar Input Range(B/U Bit of Setup Register=0) AIN Input Sampling GAIN×fCLKIN/ Rate,fs 64 For Gains of 1 to 4 fCLKIN/8 For Gains of 8 to 128 Referencelnput Range REFIN(+)—REFIN( － )Volt age REFIN(+)—REFIN( － )Volt age REF IN Input SamplingRate, fs 1/1.75 Vmin/max 1/3.5 Vmin/max VDD=2.7Vto3.3V.VREF=1.225±1% for Specifled Performance VDD=4.75Vto5.25V.VREF=2.5±1% for Specifled Performance fCLKIN/64 LOGIC INPUTS Input Current All Inputs Except MCLK ±1 μA max Typically±20nA ±10 μA max Typically±20μA 0.8 Vmax VDD=5V 0.4 Vmax VDD=3V 2.0 Vmin VDD=3V and 5V IN MCLK All Inputs Except SCLK and MCLK IN VINL,Input Low Voltage VINL,Input High Voltage SCLK Only(Schmitt VDD=5V NOMINAL Triggered Input) VT+ 1.4/3 Vmin/V max VT_ 0.8/1.4 Vmin/V max VT+—VT_ 0.4/0.8 Vmin/V max VT+ 1/2.5 Vmin/Vmax VT_ 0.4/1.1 Vmin/Vmax VT+ VT_ 0.375/0.8 Vmin/Vmax SCLK Only(Schmitt Triggered Input) MCLK IN Only VDD=5V NOMINAL ©Titan Micro Electronics www.titanmec.com V1.2 -6- 16 bit 模数转换器 VINL,Input Low Voltage 0.8 V max VINL,Input High Voltage 3.5 V min MCLK IN Only TM7705 VDD=3V NOMINAL VINL,Input Low Voltage 0.4 V max VINL,Input High Voltage 2.5 V min LOGIC OUTPUTS(Including MCLK OUT) VOL,Output Low Voltage 0.4 V max ISINK=800μA Exceptfor MCLK OUT.12 VDD=5V. VOL,Output Low Voltage 0.4 V max ISINK=100μA Exceptfor MCLK OUT.12 VDD=3V. VOH,Output High 4 V min Voltage ISOURCE=200μA Exceptfor MCLK OUT.12 VDD=5V. VOH,Output High VDD—0.6 V min Voltage ISOURCE=100μA Exceptfor MCLK OUT.12 VDD=3V. Floating StateLeakage ±10 μA max 9 pF typ Current Floating StateOutput Capacitance 13 Data Output Coding Binary Unipolar Mode OffsetBinary Bipolar Mode SYSTEM CALIBRATION Positive Full—Scale (1.05×VREF) Calibration Limit GAIN Negative Full—Scale —(1.05× 14 Calibration Limit 14 —(1.05× V max Input Span (0.8× V max GAIN Is the Selected PGA Gain(1 to 128) V min VREF)/GAIN (2.1× GAIN Is the Selected PGA Gain(1 to 128) VREF) GAIN 15 GAIN Is the Selected PGA Gain(1 to 128) VREF) GAIN 14 Offset Calibration Limit V max GAIN Is the Selected PGA Gain(1 to 128) V max VREF)/GAIN GAIN Is the Selected PGA Gain(1 to 128) POWER REQUIREMENTS VDD Voltage +2.7 to +3.3 Vmin to Vmax For Specified Performance Digital I/Ps=0V or VDD.External MCLK IN and CLK DIS=1 Power Supply Currents 0.32 mA max BUF Bit=O. fCLKIN=1MHz.Gains of 1 to 128 16 0.6 mA max BUF Bit=1. fCLKIN=1MHz.Gains of 1 to 128 0.4 mA max BUF Bit=O.fCLKIN=2.4576MHz. Gains of 1 to 4 ©Titan Micro Electronics www.titanmec.com V1.2 -7- 16 bit 模数转换器 0.6 mA max TM7705 BUF Bit=O. fCLKIN=2.4576MHz. Gains of 8 to 128 0.7 mA max BUF Bit=O. fCLKIN=2.4576MHz. Gains of 1 to 4 1.1 mA max BUF Bit=1. fCLKIN=2.4576MHz. Gains of 8 to 128 VDD Voltage +4.75 to Vmin toVmax For Specified Performance +5.25 Digital I/Ps=0V or VDD.External MCLK IN and CLK DIS=1. 0.45 mA max BUF Bit=0. fCLKIN=1MHz.Gains of 1 to 128 0.7 Power Supply Currents16 mA max BUF Bit=1. fCLKIN=1MHz.Gains of 1 to 128 0.6 mA max BUF Bit=0. fCLKIN=2.4576MHz. Gains of 1 to 4 0.85 mA max BUF Bit=0. fCLKIN=2.4576MHz. Gains of 8 to 128 0.9 mA max BUF Bit=1. fCLKIN=2.4576MHz. Gains of 1 to 4 1.3 mA max BUF Bit=1. fCLKIN=2.4576MHz. Gains of 8 to 128 16 μA max VDD=5V.See Figure 9 Standby(Power-Down) Current 17 External MCLK IN=0V or VDD. 8 μA max External MCLK IN=0V or VDD. VDD=3V Power Supply See Note 19 dB typ Rejection18 注释：  B 级温度范围为-40℃~+85℃。  这些数据是按最初设计的产品发布的。  一次校准实际上是一次转换，因此这些误差就是表 1 和表 3 所示转换噪声的阶数。这适用于在期望的 温度下校准后。  任何温度条件下的重新校准将会除去这些漂移误差。  正满标度误差包括零标度误差 （Zero-Scale Error ）（单极性偏移误差或双极性零误差） ，且既适用 于单极性输入范围又适用于双极性输入范围。  满标度漂移包括零标度漂移 （单极性偏移漂移或双极性零漂移）且适用于单极性及双极性输入范围。  增益误差不包括零标度误差，它被计算为满标度误差——对单极性范围为单极性偏移误差，而对双极 性范围为满标度误差——双极性零误差。  增益误差漂移不包括单极性偏移漂移和单极性零漂移。当只完成了零标度校准时，增益误差实际上是 器件的漂移量。  共模电压范围：模拟输入电压不超过 VDD+30mV，不低于 GND-30mV。电压低于 GND-200mV 时， ©Titan Micro Electronics www.titanmec.com V1.2 -8- 16 bit 模数转换器 TM7705 器件功能有效，但在高温时漏电流将增加。  这里给出的 AIN（+）端的模拟输入电压范围，对 TM7705 来说，是指相对于 AIN（- ）端的电压； 对 TM7706 而言是指 COMMON 输入端。 输入模拟电压不应超过 VDD+30mV,不应低于 GND-30mV。 GND-200mV 的输入电压也可采用，但高温时漏电流将增加。  VREF=REF IN（+ ）－REF IN（-） 。  只有当加载一个 CMOS 负载时，这些逻辑输出电平才适用于 MCLK OUT。  +25℃时测试样品，以保证一致性。  校准后，如果模拟输入超过正满标度,转换器将输出全 1,如果模拟输入低于负满标度，将输出全 0。  在模拟输入端所加校准电压的极限不应超过 VDD +30mV 或负于 GND－30mV。  当用晶体或陶瓷谐振器作为器件的时钟源时 （通过 MCLK 引脚 ） ，VDD 电流和功耗随晶体和谐振器 的类型而变化 （见“时钟和振荡器电路”部分）。  在等待模式下，外部的主时钟继续运行，5V 电压时等待电流增加到 150 μ A，3V 电压时增加到 75 μ A。当用晶体或陶瓷谐振器作为器件的时钟源时，内部振荡器在等待模式下继续运行，电源电流功耗 随晶体和谐振器的类型而变化 （参看“等待模式”一节） 。  在直流状态测量，适用于选定的通频带。50Hz 时，PSRR 超过 120dB （滤波器陷波为 25Hz 或 50Hz ）。 60Hz 时，PSRR 超过 120dB （滤波器陷波为 20Hz 或 60Hz ） 。  PSRR 由增益和 VDD 决定，如下： 增益 1 2 4 8~128 VDD=3V 86 78 85 93 VDD=5V 90 78 84 91 八、定时参数 （VDD= +2.7V~+5.2V；GND=0V；fCLKIN =2.4567MHz；Input Logic 0=0 V，Logic 1 = VDD 除非另有 说明） Limit at TMIN ,TMAX (B Version) Units 400 kHzmin 2.5 MHz max tCLKIN LO 0.4×tCLKIN ns min tCLKIN HI 0.4×tCLKIN ns min Master Clock Input High Time. t1 500×tCLKIN ns mon DRDY High Time t2 100 ns min RESETPulsewidth Parameter fCLKIN3,4 Conditions/Comments Master Clock Frequency: Crystal Oscillator or Externally Supplied for Specified Performance Master Clock Input Low Time. tCLKIN=1/ fCLKIN Read Operation t3 0 ns min DRDY to CS Setup Time t4 120 ns min CS Falling Edge to SCLK Rising Edge Setup Time t 5 5 0 ns min SCLK Falling Edge to Data Valid Delay 80 ns max VDD=+5V ©Titan Micro Electronics www.titanmec.com V1.2 -9- 16 bit 模数转换器 100 ns max VDD=+3.0V t6 100 ns min SCLK High Pulsewidth t7 100 ns min SCLK Low Pulsewidth t8 0 ns min t96 10 ns min TM7705 CS Rising Edge to SCLK Rising Edge Hold Time Bus RelinguishTimeafter SCLK Rising Edge t10 60 ns max VDD=+5V 100 ns max VDD=+3.0V 100 ns max SCLK Falling Edge to DRDY High7 120 ns min CS Falling Edge to SCLK Rising Edge Write Operation t11 Setup Time t12 30 ns min Data Valid to SCLK Rising Edge Setup Time t13 20 ns min Data Valid to SCLK Rising Edge Hold Time t14 100 ns min SCLK High Pulsewidth t15 100 ns min SCLK High Pulsewidth t16 0 ns min CS Rising Edge to SCLK Rising Edge Hold Time         注释： 样品测试温度为+25℃以保证一致性。所有的输入信号满足：tr =tf =5ns（VDD 的 10%~90% ） ，且从 1.6V 电平计时。 见图 16 和图 17。 fCLKIN 占空比为 45%~55%。只要 TM7705 不在等待模式下，必须提供 fCLKIN 。在这种情况下 如果没有 时钟，器件就会吸取较规定更大的电流并可能变成未校准的。 fCLKIN = 2.4567MHz 时进行生产测试，以保证器件工作于 400kHz。 这些数字是在图 1 的负载电路下测定的。它们被定义为输出通过 VOL 或 VOH 该数值是在数据输出为 0.5V 时测量的 （负载情况如图 1 所示） 。然后被测的数值又推演回来，以消除 对 50pF 电容器充电或放电的影响。这就是说定时参数表中提到的所有时间值都是真正的总线撤回时间 （relinquish time ） ，而因此与外部的总线负载电容无关。 输出更新后，DRDY 在第一次从器件读出后返回高电平。当 DRDY 为高电平时，如果需要，同一数据 可以再次读出。但是必须注意在下一次输出更新后，不会很快发生随后的读出。 ©Titan Micro Electronics www.titanmec.com V1.2 -10- 16 bit 模数转换器 TM7705 九、典型特性曲线 ©Titan Micro Electronics www.titanmec.com V1.2 -11- 16 bit 模数转换器 TM7705 十、输出噪声 表 1、3 显示了 TM7705 在可选陷波为器件的-3dB 频率时的输出噪声 （有效值 ），由时钟寄存器的 FS0 和 FS1 选择。这些给出的数字是在双极性输入，VREF = +2.5V，VDD =5V 时的数值。这些数值是器件工作在 缓冲模式或非缓冲模式，模拟输入电压为 0V 时产生的典型值。表 2、4 显示了输出噪声峰-峰值。特别要注 意的是这些数字所表示的分辨率将是没有代码闪烁的。这些数值不是基于有效值 （RSM ）而是基于峰-峰 值计量的噪声。这些给出的数值适用于缓冲模式和非缓冲模式下双极性输入范围 （VREF =+1.225V ） 。 这 些数值是典型值，并靠近最近的 LSB。要求时钟寄存器的 CLK DIV 位臵为 0。 表1 输出噪声（RMS ）与增益和输出更新速率的关系（5V 电压 ） Filter First Notch and O/P—3 dB Typical Output RMS Noise in μ V 增益值 增益值 增益值 增益值 增益值 增益值 增益值 增益值 1 2 4 8 16 32 64 128 4.1 2.1 1.2 0.75 0.7 0.66 0.63 0.6 Data Rate Frequency MCLK IN=2.4576MHz 50Hz 13.1Hz ©Titan Micro Electronics www.titanmec.com V1.2 -12- 16 bit 模数转换器 60Hz 15.72Hz 250Hz 65.5Hz 500Hz 131Hz TM7705 5.1 25 1.4 0.8 0.75 0.7 0.67 0.62 110 49 31 17 8 3.6 2.3 1.7 550 285 145 70 41 22 9.1 4.7 4.1 2.1 1.2 0.75 0.7 0.66 0.63 0.6 5.1 2.5 1.4 0.8 0.75 0.7 0.67 0.62 110 49 31 17 8 3.6 2.3 1.7 550 285 145 70 41 22 9.1 4.7 MCLK IN=1MHz 20Hz 5.24Hz 25Hz 6.55Hz 100Hz 26.2Hz 200Hz 52.4Hz 表2 峰-峰值 （Peak - Peak ）分辨率与增益和输出更新速率的关系 （5V 电压 ） Filter First Notch and O/P—3 dB Typical Peak-to-Peak Resolution Bits 增益值 增益值 增益值 增益值 增益值 增益值 增益值 增益值 1 2 4 8 16 32 64 128 16 16 16 16 16 16 15 14 16 16 16 16 15 14 14 13 13 13 13 13 13 13 12 12 10 10 10 10 10 10 10 10 16 16 16 16 16 16 15 14 16 16 16 16 15 14 14 13 13 13 13 13 13 13 12 12 10 10 10 10 10 10 10 10 Data Rate Frequency MCLK IN=2.4576MHz 50Hz 13.1Hz 60Hz 15.72Hz 250Hz 65.5Hz 500Hz 131Hz MCLK IN=1MHz 20Hz 5.24Hz 25Hz 6.55Hz 100Hz 26.2Hz 200Hz 52.4Hz ©Titan Micro Electronics www.titanmec.com V1.2 -13- 16 bit 模数转换器 表3 TM7705 输出噪声 （RMS ）与增益和输出更新速率的关系 （3V 电压 ） Filter First Notch and O/P—3 dB Typical Output RMS Noise in μV 增益值 增益值 增益值 增益值 增益值 增益值 增益值 增益值 1 2 4 8 16 32 64 128 3.8 2.4 1.5 1.3 1.1 1.0 0.9 0.9 5.1 2.9 1.7 1.5 1.2 1.0 0.9 0.9 50 25 14 9.9 5.1 2.6 2.3 2.0 270 135 65 41 22 9.7 5.1 3.3 3.8 2.4 1.5 1.3 1.1 1.0 0.9 0.9 5.1 2.9 1.7 1.5 1.2 1.0 0.9 0.9 50 25 14 9.9 5.1 2.6 23 2.0 270 135 65 41 22 9.7 5.1 3.3 Data Rate Frequency MCLK IN=2.4576MHz 50Hz 13.1Hz 60Hz 15.72Hz 250Hz 65.5Hz 500Hz 131Hz MCLK IN=1MHz 20Hz 5.24Hz 25Hz 6.55Hz 100Hz 26.2Hz 200Hz 52.4Hz 表4 峰-峰值 （Peak - Peak ）分辨率与增益和输出更新速率的关系 （3V 电压 ） Filter First Notch and O/P—3 dB Typical Peak-to-Peak Resolution Bits 增益值 增益值 增益值 增益值 增益值 增益值 增益值 增益值 1 2 4 8 16 32 64 128 16 16 15 15 14 13 13 12 16 16 15 14 14 13 13 12 13 13 13 13 12 12 11 11 10 10 10 10 10 10 10 10 16 16 15 15 14 13 13 12 16 16 15 14 14 13 13 12 Data Rate Frequency MCLK IN=2.4576MHz 50Hz 13.1Hz 60Hz 15.72Hz 250Hz 65.5Hz 500Hz 131Hz MCLK IN=1MHz 20Hz 5.24Hz 25Hz 6.55Hz ©Titan Micro Electronics www.titanmec.com V1.2 -14- 16 bit 模数转换器 100Hz 26.2Hz 200Hz 52.4Hz TM7705 13 13 13 13 12 12 11 11 10 10 10 10 10 10 10 10 十一、片内寄存器 TM7705 片内包括 8 个寄存器，这些寄存器通过器件的串行口访问。 第一个是通信寄存器，它管理通道选择，决定下一个操作是读操作还是写操作，以及下一次读或写哪 一个寄存器。所有与器件的通信必须从写入通信寄存器开始。上电或复位后，器件等待在通信寄存器上进 行一次写操作。这一写到通信寄存器的数据决定下一次操作是读还是写，同时决定这次读操作或写操作在 哪个寄存器上发生。所以，写任何其它寄存器首先要写通信寄存器，然后才能写选定的寄存器。所有的寄 存器 （包括通信寄存器本身和输出数据寄存器）进行读操作之前，必须先写通信寄存器，然后才能读选定 的寄存器。此外，通信寄存器还控制等待模式和通道选择，此外 DRDY 状态也可以从通信寄存器上读出。 第 2 个寄存器是设臵寄存器，决定校准模式、增益设臵、单/双极性输入以及缓冲模式。 第 3 个寄存器是时钟寄存器，包括滤波器选择位和时钟控制位。 第 4 个寄存器是数据寄存器，器件输出的数据从这个寄存器读出。 最后一个寄存器是校准寄存器，它存储通道校准数据。 下面分别作详细说明。 1. 通信寄存器 （RS2、RS1、RS0 = 0、0、0） 通信寄存器是一个 8 位寄存器，既可以读出数据也可以把数据写进去。所有与器件的通信必须从写该 寄存器开始。写上去的数据决定下一次读操作或写操作在哪个寄存器上发生。一旦在选定的寄存器上完成 了下一次读操作或写操作，接口返回到通信寄存器接收一次写操作的状态。这是接口的默认状态，在上电 或复位后，TM7705 就处于这种默认状态等待对通信寄存器一次写操作。在接口序列丢失的情况下，如果在 DIN 高电平的写操作持续了足够长的时间 （至少 32 个串行时钟周期） ，TM7705 将会回到默认状态。 下表 5 是通信寄存器各位的说明。 表5 通信寄存器 0/DRDY（0） RS2（0） RS1（0） RSO（0） R/W（0） STBY（0） CHI（0） CH0（0） * 括号内为上电复位的缺省值 0/ DRDY 对于写操作，必须有一个 “0”被写到这位，以便通信寄存器上的写操作能够准确完成。如果 “1” 被写到这位，后续各位将不能写入该寄存器。它会停留在该位直到有一个 “0”被写入该位。 一旦有 “0”写到 0/ DRDY 位，以下的 7 位将被装载到通信寄存器。对于读操作，该位提供器 件的 DRDY 标志。该位的状态与 DRDY 输出引脚的状态相同。 RS2-RS0 寄存器选择位。这 3 个位选择下次读/写操作在 8 个片内寄存器中的哪一个上发生，见表 6（附 寄存器大小）。当选定的寄存器完成了读/写操作后，器件返回到等待通信寄存器下一次写操作 的状态。它不会保持在继续访问原寄存器的状态。 表6 寄存器选择 RS2 RS1 RS0 寄存器 寄存器位数 0 0 0 通信寄存器 8位 0 0 1 设臵寄存器 8位 0 1 0 时钟寄存器 8位 0 1 1 数据寄存器 16 位 ©Titan Micro Electronics www.titanmec.com V1.2 -15- 16 bit 模数转换器 TM7705 1 0 0 测试寄存器 8位 1 0 1 无操作 1 1 0 偏移寄存器 24 位 1 1 1 增益寄存器 24 位 R/ W 读/ 写选择。这个位选择下次操作是对选定的寄存器读还是写。 “0”表示下次操作是写， “1 “表 示下次操作是读。 STBY 等待模式。此位上写 “1” ，则处于等待或掉电模式。在这种模式下，器件消耗的电源电流仅为 10 μ A。在等待模式时，器件将保持它的校准系数和控制字信息。写 “0”，器件处于正常工作模式。 CHI-CH0 通道选择。这 2 个位选择一个通道以供数据转换或访问校准系数，如表 7 所示。器件内的 3 对 校准寄存器用来存储校准系数。如表 7 和 8 所示指出了哪些通道组合是具有独立的校准系数的。 当 CH1 为逻辑 1 而 CH0 为逻辑 0 时，由表可见对 TM7705 是 AIN 1（- ）输入脚在内部 自己 短路。这可以作为评估噪声性能的一种测试方法 （无外部噪声源）。在这种模式下，AIN 1（- ） /COMMON 输入端必须与一个器件允许的共模电压范围内的外部电压相连接。 表7 TM7705 的通道选择 CH1 CH0 AIN （+ ） AIN （- ） 校准寄存器对 0 0 AIN1 （+ ） AIN1 （- ） 寄存器对 0 0 1 AIN2 （+ ） AIN2 （- ） 寄存器对 1 1 0 AIN1 （- ） AIN1 （- ） 寄存器对 0 1 1 AIN1 （- ） AIN2 （- ） 寄存器对 2 2．设臵寄存器 （RS2、RS1、RS0 = 0、0、1） ；上电/复位状态：01Hex 设臵寄存器是一个 8 位寄存器，它既可以读数据又可将数据写入。表 9 为设臵寄存器各位的说明。 表9 设臵寄存器的位 MD1（0） MD0（0） G2（0） G1（0） G0（0） B/U（0） BUF（0） FSYNC（1） MD1 MD0 0 0 工 作 模 式 正常模式，在这种模式下，转换器进行正常的模数转换 自校准。在通信寄存器的 CH1 和 CH2 选中的通道上激活自校准。这是一步校准，完成 此任务后，返回正常模式，即 MD1 和 MD0 皆为 0。开始校准时 DRDY 输出脚或 DRDY 0 1 位为高电平，自校准后又回到低电平，这时，在数据寄存器产生一个新的有效字。零标 度校准是在输入端内部短路 （零输入 ）和选定的增益下完成的；满标度校准是在选定 的增益下及内部产生的 VREF/选定增益条件下完成的 零标度系统校准。在通信寄存器的 CH1 和 CH2 选中的通道上激活零标度系统校准。当 这个校准序列时，模拟输入端上的输入电压在选定的增益下完成校准。在校准期间，输 1 0 入电压应保持稳定。开始校准时 DRDY 输出或 DRDY 位为高电平，零标度系统校准完 成后又回到低电平，这时，在数据寄存器上产生一个新的有效字。校准结束时，器件回 到正常模式，即 MD1 和 MD0 皆为 0 1 1 满标度系统校准：在选定的输入通道上激活满标度系统校准。当这个校准序列时，模拟 输入端上的输入电压在选定的增益下完成校准。在校准期间，输入电压应保持稳定。开 ©Titan Micro Electronics www.titanmec.com V1.2 -16- 16 bit 模数转换器 TM7705 始校准时 DRDY 输出或 DRDY 位为高电平，满标度系统校准完成后又回到低电平，这 时，在数据寄存器上产生一个新的有效字。校准结束时，器件回到正常模式，即 MD1 和 MD0 皆为 0 G2-G0 表 10 增益选择位。这些位负责片上的 PGA 的增益设臵，如表 10。 增益选择 G2 G1 G0 增益设臵 0 0 0 1 0 0 1 2 0 1 0 4 0 1 1 8 1 0 0 16 1 0 1 32 1 1 0 64 1 1 1 128 B /U BUF 单极性/双极性工作。 “0”表示选择双极性操作， “1”表示选择单极性工作。 缓冲器控制。 “0”表示片内缓冲器短路，缓冲器短路后，电源电流降低。此位处于高电平时，缓冲 器与模拟输入串联，输入端允许处理高阻抗源。 FSYNC 滤波器同步。该位处于高电平时，数字滤波器的节点、滤波器控制逻辑和校准控 制逻辑处于复位状态下，同时，模拟调制器也被控制在复位状态下。当处于低电 平时，调制器和滤波器开始处理数据，并在 3 ×（1/输出更新速率）时间内（也 就是滤器的稳定时间）产生一个有效字。FSYNC 不影响数字接口，也不使 DRDY 输出复位 （如果它是低电平） 。 3.时钟寄存器 （RS2、RS1、RS0 = 0、1、0） ；上电/复位状态：05Hex 时钟寄存器是一个可以读/写数据的 8 位寄存器。表 11 为时钟寄存器各位的说明。 表 11 时钟寄存器 ZERO（0） ZERO（0） ZERO（0） CLKDIS（0） CLKDIV（0） CLK（1） FS1（0） FS0（1） ZERO 必须在这些位上写零，以确保 TM7705 正确操作。否则，会导致器件的非指定操作。 CLKDIS 主时钟禁止位。逻辑 “1”表示阻止主时钟在 MCLK OUT 引脚上输出。禁止时， MCLK OUT 输出引脚处于低电平。这种特性使用户可以灵活地使用 MCLK OUT 引脚，例如可将 MCLK OUT 做为系统内其它器件的时钟源，也可关掉 MCLK OUT，使器件具有省电性能。当在 MCLK IN 上连一个外部主时钟，TM7705 继续保持内部时钟， 并在 CLKDIS 位有效时仍能进行正常转换。当在 MCLK IN 和 MCLK OUT 之间接一个晶体振荡器 或一个陶瓷谐振器，则当 CLKDIS 位有效时，TM7705 时钟将会停止，也不进行模数转换。 CLKDIV 时钟分频器位。CLKDIV 臵为逻辑 1 时，MCLK IN 引脚处的时钟频率在被 TM7705 使用前进行 2 分频。 例如， 将 CLKDIV 臵为逻辑 1，用户可以在 MCLK IN 和 MCLK OUT 之间用一个 4.9152MHz 的晶体，而在器件内部用规定的 2.4576MHz 进行操作。CLKDIV 臵为逻辑 0，则 MCLK IN 引脚 处的频率实际上就是器件内部的频率。 CLK 时钟位。CLK 位应根据 TM7705 的工作频率而设臵。如果转换器的主时钟频率为 2.4576MHz （CLKDIV=0 ）或为 4.9152MHz （CLKDIV=1 ） ，CLK 应臵 “1”。如果器件的主时钟频率为 1MHz（CLKDIV=0 ）或 2MHz （CLKDIV=1 ） ，则该位应臵 “0”。该位为给定的工作频率设 臵适当的标度电流，并且也 （与 FS1 和 FS0 一起 ）选择器件的输出更新率。如果 CLK 没有按 ©Titan Micro Electronics www.titanmec.com V1.2 -17- 16 bit 模数转换器 TM7705 照主时钟频率进行正确的设臵，则 TM7705 的工作将不能达到指标。 FS1，FS0 滤波器选择位，它与 CLK 一起决定器件的输出更新率。表 12 显示了滤波器的第一陷波和-3dB 频率。片内数字滤波器产生 sinc3（或 sinx/x3 ）滤波器响应。与增益选择一起，它也决定了器件 的输出噪声。改变了滤波器的陷波以及选定的增益将影响分辨率。表 1 至表 4 示出了滤波器的 陷波频率和增益对输出噪声和器件分辨率的影响。器件的输出数据率 （或有效转换时间）等于 由滤波器的第一个陷波选定的频率。例如，如果滤波器的第一个陷波选在 50Hz ，则每个字的 输出率为 50Hz ，即每 2ms 输出一个新字。当这些位改变后，必须进行一次校准。 达到满标度步进输入的滤波器的稳定时间，在最坏的情况下是 4×（1/输出数据率）。例如， 滤波器的第一个陷波在 50Hz，则达到满标度步进输入的滤波器的稳定时间是 80ms（最大）。 如果第一个陷波在 500Hz ，则稳定时间为 8ms（最大）。通过对步进输入的同步，这个稳 定时间可以减少到 3 ×（1/ 输出数据率） 。换句话说，如果在 FSYNC 位为高时发生步进 输入，则在 FSYNC 位返回低后 3 ×（1/输出数据率）时间内达到稳定。 -3dB 频率取决于可编程的第一个陷波频率，按照以下关系式： 滤波器－3dB 频率=0.262 ×滤波器第一个陷波频率 表 12 输出更新速率 CLK* FS1 FS0 输出更新率 滤波器-3dB 截止频率 0 0 0 20Hz 5.24Hz 0 0 1 25Hz 6.55Hz 0 1 0 100Hz 26.2 Hz 0 1 1 200 Hz 52.4 Hz 1 0 0 50 Hz 13.1 Hz 1 0 1 60 Hz 15.7 Hz 1 1 0 250 Hz 65.5 Hz 1 1 1 500 Hz 131 Hz * 假定 MCLK IN 脚的时钟频率正确，CLKDIV 位的设臵也是适当的。 4.数据寄存器 （RS2、RS1、RS0 = 0、1、1） 数据寄存器是一个 16 位只读寄存器，它包含了来自 TM7705 最新的转换结果。如果通信寄存器将器 件设臵成对该寄存器写操作，则必定会实际上发生一次写操作以使器件返回到准备对通信寄存器的写操作， 但是向器件写入的 16 位数字将被 TM7705 忽略。 5.测试寄存器 （RS2、RS1、RS0 = 1、0、0） ；上电/复位状态 ：00 Hex 测试寄存器用于测试器件时。建议用户不要改变测试寄存器的任何位的默认值 （上电或复位时自动臵 入全 0） ，否则当器件处于测试模式时，不能正确运行。 6.零标度校准寄存器 （RS2、RS1、RS0 = 1、1、0） ；上电/复位状态：1F4000 Hex TM7705 包含几组独立的零标度寄存器，每个零标度寄存器负责一个输入通道。它们皆为 24 位读/写 寄存器，24 位数据必须被写之后才能传送到零标度校准寄存器。零标度寄存器和满标度寄存器连在一起使 用，组成一个寄存器对。每个寄存器对对应一对通道，见表 7。当器件被设臵成允许通过数字接口访问这些 寄存器时，器件本身不再访问寄存器系数以使输出数据具有正确的尺度。结果，在访问校准寄存器 （无论 ©Titan Micro Electronics www.titanmec.com V1.2 -18- 16 bit 模数转换器 TM7705 是读/写操作 ）后，从器件读得的第一个输出数据可能包含不正确的数据。此外，数据校准期间，校准寄 存器不能进行写操作。这类事件可以通过以下方法避免：在校准寄存器开始工作前，将模式寄存器的 FSYNC 位臵为高电平，任务结束后，又将其臵为低电平。 7.满标度校准寄存器 （RS2、RS1、RS0 = 1、1、1） ；上电/复位状态：5761AB Hex TM7705 包含几个独立的满标度寄存器，每个满标度寄存器负责一个输入通道。它们皆为 24 位读/写 寄存器，24 位数据必须被写之后才能传送到满标度校准寄存器。满标度寄存器和零标度寄存器连在一起使 用，组成一个寄存器对。每个寄存器对对应一对通道，见表 7。当器件被设臵成允许通过数字接口访问这些 寄存器时，器件本身不再访问寄存器系数以使输出数据具有正确的尺度。结果，在访问校准寄存器 （无论 是读/写操作 ）后，从器件读得的第一个输出数据可能包含不正确的数据。此外，数据校准期间，校准寄 存器不能进行写操作。这类事件可以通过以下方法避免：在校准寄存器开始工作前，将模式寄存器的 FSYNC 位臵为高电平，任务结束后，又将其臵为低电平。 十二、校准过程 前面已提到，TM7705 包括很多种校准类型，表 13 总结了这些校准类型、操作内容及操作时间。有两 种方法判断校准是否结束。第一种方法是：监视 DRDY ，若 DRDY 返回低电平，则说明校准过程已经结束， 同时也表明数据寄存器中有一个新的有效数据，这一新的数据就是校准结束后的一次正常的转换结果。第 二种方法就是：监视设臵寄存器的 MD1、MD0 位，若 MD1、MD0 回到 “0” （校准后，MD1、MD0 返 “0”） ， 则表明校准过程已经结束，这种方法不能提示数据寄存器中有无新的转换结果，但它比第一种判断方法在 时间上要早，也就是能更快地知道校准是否结束。Mode 位 （即 MD1、MD0 ）返 “0”前的持续时间如 表 13 所示，DRDY 回到低电平的过程则包括一次正常的转换时间和使第一次转换结果具有正确刻度的延迟 时间 tp , tp 不超过 2000 ×tCLKIN。这两种判断方法所需时间如下表。 表 13 校准过程 校准类型 MD1,MD0 校准序列 臵方式位的时间 臵 DRDY 的时间 6 ×1/输出频率 9 ×1/输出频率+tP 3 ×1/输出频率 4 ×1/输出频率+ tP 3 ×1/输出频率 4 ×1/输出频率+ tP 内部零标度校准@选定增益 自校准 0，1 + 内部满标度校准@选定增益 零标度系统校准 1，0 满标度系统校准 1，1 使用 AIN 进行零标度校准@ 选定增益 使用 AIN 进行满标度校准@ 选定增益 十三、电路说明 TM7705 是一种片内带数字滤波的 Σ- ΔA/D 转换器，旨在为宽动态范围测量、工业控制或工艺控制中的 低频信号的转换而设计的。它包括一个 Σ- Δ （或电荷平衡 ）ADC、片内带静态 RAM 的校准微控制器、 ©Titan Micro Electronics www.titanmec.com V1.2 -19- 16 bit 模数转换器 TM7705 时钟振荡器、数字滤波器和一个双向串行通信端口。该器件的电源电流仅为 320 μ A ，使得它理想地用于 电池供电的仪器中。器件具有两种可选电源电压范围分别是 2.7 ～3.3V 或 4.75 ～5.25V。 TM7705 包括 2 个可编程增益全差分模拟输入通道，TM7706 包括 3 个伪差分模拟输入通道。输入通道 的可选增益为 1、2、4、8、16、32、64 和 128，当基准输入电压为 2.5V 时允许器件接受 0mV~+20mV 和 0V~+2.5V 之间的单极性信号或±20mV 至±2.5V 范围内的双极性信号。基准电压为 1.225V 时，在单 极 性 模 式 下 ， 输 入 范 围 是 0mV~+10 mV 至 0V~±1.225V ， 双 极 性 模 式 下 ， 输 入 范 围 是 ±10mV~±1.225V。说明：对 TM7705 而言双极性输入范围是相对于 AIN（- ）的，对 TM7706 而言是相 对于 COMMON 的而不是对 GND 的。 输入到模拟输入端的信号被持续采样，采样频率由主时钟 MCLK IN 的频率和选定的增益决定。电荷平 衡 A/D 转换（Σ- Δ 调制器）将采样信号转化为占空比包含数字信息的数字脉冲链。模拟输入端的可编程增 益功能配合 Σ- Δ 调制器，修正输入的采样频率，以获得更高的增益。Sinc3 低通数字滤波器处理 Σ- Δ 调制 器的输出并以一定的速率更新输出寄存器，这速率由滤波器第一个陷波的频率决定。输出数据可以从串行 端口上随机地或周期性地读出，读出速率可为不超过输出寄存器更新速率的任意值。数字滤波器的第一个 陷波频率 （以及-3dB 频率）可以通过设臵寄存器的 FS0 和 FS1 编程。当主时钟的频率为 2.4576MHz 时， 第一陷波频率的可编程范围为 50Hz~500Hz ，-3dB 频率的范围为 13.1Hz~131Hz。主时钟频率为 1 MHz 时，第一陷波频率的可编程范围为 20Hz~200Hz ，-3dB 频率的范围为 5.24Hz~52.4Hz。 图 10 是 TM7705 的基本连接电路图，如图所示，模拟电压为+5V；精密的+2.5V 基准电压 AD780 为 器件提供基准源。在数字信号这边，器件被配臵成三线工作，CS 接地。石英晶体或陶瓷谐振器提供主时钟 源。在绝大多数情况下，需要在晶体或谐振器上连接一个电容器以保证在基本工作频率的泛音时，不产生 振荡。电容器的电容值随制造商的要求而变化。此配臵同样适用于 TM7706。 TM 7705 图 10 TM7705 的基本连接电路图 ©Titan Micro Electronics www.titanmec.com V1.2 -20- 16 bit 模数转换器 TM7705 十四、模拟输入 TM7705 包括 2 个模拟输入对，即 AIN（+ ）, AIN （-）和 AIN2（+） ，AIN2（-） 。输入对提供可编 程增益、可处理单、双极性输入信号的差分输入通道。应注意，双极性输入信号以各自的 AIN（- ）端为参 考。 TM7705 包括 3 个伪差分模拟输入对，AIN 1 、AIN2 和 AIN3，这些输入对以器件的 COMMON 输 入端为参考。 在非缓冲模式下，共模输入范围是从 GND 到 VDD 。模拟输入电压的绝对值处在 GND-30mV 和 VDD+30mV 之间。这就表明器件可以处理所有增益的单、双极性输入信号。25℃时，在不使性能下降的情 况下，模拟输入可以达到绝对电压 GND-200mV，但漏电流（leakage -current ）随温度上升而显著增大。 在缓冲模式下，模拟输入端能处理更大的电源阻抗，但绝对输入电压范围被限制在 GND+50 mV 到 VDD+30mV 之间，它还限制共模输入范围。这就是说，在缓冲模式下，双极性输入范围的容许增益要受到 限制。须仔细设臵共模电压和输入电压范围，以确保它们不超出上述极限，否则，器件的线性性能将会降 级。 非缓冲模式下，模拟输入端直接连接 7pF 的采样电容器，CSAMP 。直流输入漏电流的最大值为 1nA。 其结果是，模拟输入端连接了一个以输入采样速率转换的动态负载 （见图 11 ） 。采样速率取决于主时钟频 率和选定的增益值。在每个输入循环中，CSAMP 由 AIN （+）充电，然后向 AIN（-）放电。开关的有效接 通电阻（RSW）的典型值是 7kΩ。 每个输入采样周期，CSAMP 必须通过 RSW 和外部电源阻抗为其充电。所以在非缓冲模式下，源阻抗意味 着对 CSAMP 较长的充电时间，这可能导致器件的增益误差。表 14 列出了非缓冲模式下，容许的外部电阻/ 电 容值。说明：表中的电容值是外部电容值加上器件引脚和引脚支架的 10 pF 电容的总和。 图 11 表 14 非缓冲模拟输入结构 无 16 位增益误差的外部电阻及电容值 （非缓冲模式） ©Titan Micro Electronics www.titanmec.com V1.2 -21- 16 bit 模数转换器 TM7705 缓冲模式下，从模拟输入端看入的是片内缓冲放大器的高阻抗输入级，CSAMP 通过缓冲放大器充电，这 样，电源阻抗就不影响 CSAMP 的充电。缓冲放大器有 1nA 的偏移漏电流。在这种缓冲模式下，大电源阻抗 会导致小的直流偏移电压，但不会引起增益误差。 十五、输入采样率 TM7705 的调制器的采样频率维持在 fCLKIN/128(19.2kHz 时，fCLKIN= 2.4576MHz)，而与增益选择无关。 但是，大于 1 的增益是通过在每个调制器周期中多重输入采样以及基准电容与输入电容之比的倍数，两者 组合得到的。作为多重采样的结果，输入采样率随选定的增益而变化 （见表 15） 。在缓冲模式下，输入端 在接到输入采样电容器之前就已经得到缓冲；非缓冲模式下，模拟输入端直接连到采样电容器，有效输入 阻抗是 1/CSAMP×fS , CSAMP 为输入采样电容器，fS 是输入采样率。 表 15 输入采样频率与增益的关系 十六、单极性/双极性输入 无论是单极性还是双极性电压，TM7705 的模拟输入端都能接受。双极性输入并不表示器件能够处理模 拟输入端的负电压，因为模拟输入电压不能小于-30mV，以确保器件的正常工作。输入通道是全差分的。 因此，对于 TM7705，AIN(+)输入电压以各自的 AIN 1(-)为基准；对于 TM7706，加到模拟输入通道的电压 以 COMMON 为基准。例如，若 AIN 1(-)=2.5V，单极性输入，增益为 2，VREF = +2.5V , 那么 AIN 1(+) 端的输入电压范围是+2.5~+3.75V；若 AIN 1 (-)=+2.5V，TM7705 配臵成双极性输入，增益为 2，VREF=+2.5V， 那么 AIN 1(+)端的模拟输入电压范围是+1.25~+3.75V （也就是 2.5V ±1.25V ） 。选择单极性还是双极 性输入是由设臵寄存器的 B /U 位来决定的。无论是在单极性还是双极性输入状态下工作，都不改变任何 输入信号的状态，它只改变输出数据的代码和转换函数上的校准点。 十七、基准输入 REFIN（+）和 REFIN（-）为 TM7705 提供差分基准输入功能，差分输入的共模范围是 GND~VDD。当 TM7705 以 5V 电源电压工作时，基准电压为+2.5V；电源电压为 3V 时，基准电压为+1.225V。当 VREF 降 至 1V 时，TM7705 仍然可以工作，但随着性能的降低，输出噪声会变大。为确保器件能够准确无误的工作， 必须使 REFIN（+）大于 REFIN（-） 。 类似于非缓冲模式下的模拟输入端，二个基准输入端都提供高阻抗和动态负载。在整个温度范围内，直 流输入端电流的最大值为±1nA，此时，电源电阻可能引起器件的增益误差。在这种情况下，采样开关电阻 典型是 5kΩ，而基准电容器（CREF）随增益而变化。基准输入的采样率为 fCLKIN/64 且不随增益而改变。增 益为 1 和 2 时，CREF 为 8pF；增益为 16 时，CREF 为 5.5 pF；当增益为 32 时，CREF 是 4.25pF；增益为 64 时，CREF 为 3.625pF；而当增益达到 128 时，CREF 为 3.3125 pF。 表 1 到 4 列出的是模拟输入信号为 0V 时的输出噪声特性，它有效地消除了基准噪声的影响。在整个 输入范围内，为获得如噪声表中所示的噪声特性，需要为 TM7705 配臵一个低噪声基准源。 如果带宽内的基准噪声过大，TM7705 的性能就会降低。当电源电压为 5V 时，为 TM7705 推荐的基准电压 源包括 AD780、REF43、REF192；当电源电压为 3V 时，推荐的基准电压源包括 AD589 和 AD1580。为进 ©Titan Micro Electronics www.titanmec.com V1.2 -22- 16 bit 模数转换器 TM7705 一步降低噪声，通常建议对这些基准电压输出去耦。 十八、数字滤波 TM7705 包含一个片内低通数字滤波器，用它处理器件的 Σ- Δ 调制器的输出信号。所以，该器件不仅 提供模数转换功能，而且还具备一定的滤波能力。数字滤波与模拟滤波存在许多系统差异，用户务必注意。 一方面，数字滤波发生在模-数转换之后，它能消除模数转换过程中产生的噪声，而模拟滤波不能做到 这一点。此外，数字滤波比模拟滤波更容易实现可编程性。依靠数字滤波器设计，用户可以编程截断频率 和输出更新率。 另一方面，在模拟信号进入 ADC 之前，模拟滤波能够消除重叠在模拟信号上的噪声，数字滤波则不能 做到这一点，并且寄生在信号上的噪声峰值接近满标度时，即使信号的平均值在极限范围内也有可能使模 拟调制器和数字滤波器达到饱和状态。为了解决这个问题，在 TM7705 的 Σ- Δ 调制器和数字滤波器内部， 建立一个峰值储备，这允许超出模拟输入范围 5%。若噪声信号比这还要大，那么就得考虑输入端的模拟滤 波，或降低输入通道电压，使输入电压的范围为模拟输入通道电压满标度范围的一半。这样，动态范围降 低 50%，将使超范围性能增加 1 倍。 十九、滤波器特性 TM7705 的数字滤波器是一个低通（sinx/x）3 滤波器（也称为 sinc3） ，其在 Z 域的转换功能可描述为： 这里，N 是调制率与输出率之比。 相位响应： 图 4 是截止频率为 15.72Hz 时的滤波器频率响应，这一频率与滤波器的第一个陷波频率（60Hz）对应。 这曲线显示从直流到 390Hz。在数字滤波器的采样频率的两边这个频率曲线各重复一次。这种滤波器响应 与一个平均滤波器的相似。数字滤波器的输出速率与第一个陷波的位臵相对应。因此，在图 12 中的输出速 率为 60Hz ，滤波器的第一个陷波的频率为 60Hz。这种 （sinx/x）3 滤波器的陷波位臵多次在第一个陷波 的倍数处重复。在这些陷波处滤波器提供大于 100dB 的衰减。数字滤波器的截止频率由时钟寄存器的 FS0 和 FS1 位决定。通过 FS0 和 FS1 编制不同的截止频率不会改变滤波器响应的形状，它只改变陷波的频率。 器件的输出更新率和第一个陷波的频率相对应。 ©Titan Micro Electronics www.titanmec.com V1.2 -23- 16 bit 模数转换器 TM7705 FREQUENCY Hz 图 12 TM7705 滤波器的频率响应 由于 TM7705 包含这个片内低通滤波，其稳定时间与输入阶跃功能有关，而输出端的数据直到稳定时 间消逝以后才有效。稳定时间依赖于为滤波器选定的输出速率。满标度阶跃输入时滤波器的稳定时间可以 高达输出数据周期的四倍。对于同步阶跃输入 （使用 FSYC 功能）稳定时间是输出数据周期的 3 倍。 二十、后臵滤波 （post-filtering） 当 fclkin 为 2.4576 MHz 时，片上调制器提供 19.2kHz 的采样输出速率。然后，片内的数字滤波器对这 些采样进行取样后，提供一定输出速率的数据。因为输出速率比 Nyguist 标准要高，所以对于给定了带宽 和噪声性能的应用来说，这一输出速率能满足大多数应用要求。但对于有些在给定带宽和噪声性能时需要 更高的输出速率的特殊应用来说，则要在 TM7705/TM7706 的数字滤波器之后配臵后臵滤波功能。例如， 若带宽要求是 7.86Hz ，而所需的更新率是 100Hz ；则由于当数据的输出速率为 100Hz 时给出的-3dB 带 宽是 26.2Hz。后臵滤波可以应用在这种场合，它可以将带宽减小至 7.86Hz ，同时减小了输出噪声，而保 持输出率仍为 100Hz。后臵滤波还可以用来降低带宽小于 13.1Hz 的器件产生的输出噪声，增益为 128，带 宽为 13.1Hz 时，输出噪声的均方根值是 450nV。这是器件主要的噪声，即白噪声，并且因为输入被削波， 因而噪声具有平坦的频率响应。通过将带宽减少到低于 13.1Hz ，在最终的通带内的噪声将被减小。带宽以 2 的倍数减少将导致输出噪声（rms）以近于 1.25 的倍数减小。这一附加的后臵滤波使得稳定时间变得更长。 二十一、模拟滤波 前面已提到，对调制器采样频率的整数倍，数字滤波器不能起到抑制作用。但是，因为 TM7705 的超 采样率 （oversampling ratio ） ，这些波段只占整个频谱的一小部分，大部分宽频噪声都被滤掉了。这就 是说，与没有片内滤波的传统转换器相比，TM7705 的前端模拟滤波要求已大大降低。此外，由于该器件的 100dB 的共模抑制已达到数 kHz ，这一频段范围内的噪声将大大降低。但是在具体应用中，可能需要从数 字滤波器能通过的频段上消除不需要的频率，需要在 TM7705 的前端加上衰减功能；在另外一些应用中， 可能要在 TM7705 的前端进行模拟滤波，以免有用频带外的差分噪声信号使模拟调制器达到饱和。 在非缓冲模式下，如果在 TM7705 的前端臵有无源元件，必须确保电源阻抗足够低，以免在系统中引 入增益误差。这极大地限制了 TM7705 前端无源反混叠滤波 （passive antialiasing filtering ）在非缓冲 模式下的使用。但是当器件在缓冲模式下工作时，大电源电阻只会产生一个很小的直流偏移误差（10kΩ 电 ©Titan Micro Electronics www.titanmec.com V1.2 -24- 16 bit 模数转换器 TM7705 源电阻引起不到 10 μ V 的偏移误差） 。因此，如果系统需要在 TM7705 前端使用无源模拟滤波，建议使器 件在缓冲模式下工作。 二十二、校准 TM7705 提供了多种校准选择，具体选择哪种校准可以由设臵寄存器的 MD1 和 MD0 位来编程。一旦 给 MD1 和 MD0 位写入数据，一个校准周期就开始了。通过校准消除器件上产生的偏移和增益误差。当工 作环境温度和电压发生变化时，就应对器件进行例行校准，若选定的增益、滤波器陷波或单极性/双极性输 入范围发生变化时。也应进行校准。 校准分为自校准和系统校准。对选定的通道进行全域校准时，片上微控制器必须在两种不同的输入状 态下记录调制器的输出，也就是 “零标度”和 “满标度”点。这些点是在校准过程中，在调制器的输入 端输入不同的电压值后，器件执行一次转换而得到的结果。当然，校准精度也只能和正常模式下提供的噪 声水平相当。零标度校准转换的结果存储在零标度校准寄存器中，而满标度校准转换的结果存在满标度校 准寄存器中。依靠这些数据，微控制器就能计算出转换器的输入-输出转换函数的偏移和增益斜率。器件以 33 位分辨率来确定 16 位转换结果。 二十三、自校准 通过向设臵寄存器的 MD1 和 MD0 写入相应值 （0，1 ） ，器件开始自校准。在单极性输入信号范围 内， 用来确定校准系数的零标度点是用差分输入对的输入端在器件内部短路（即，对于 TM7705，AIN（+） =AIN（-）= 内部偏臵电压；对于 TM7706，AIN = COMMON = 内部偏臵电压 ）。增益可编程放大器 （PGA） 设臵为用于零标度校准转换时选定的增益 （由通信寄存器内的 G1 和 G0 位设臵） 。满标度标准转换是在一 个内部产生的 VREF 电压和选定增益的条件下完成的。校准持续时间是 6 ×1/输出速率。它是由零标度和满 标度校准的 3 ×1/输出速率时间的总和。校准完成后，MD1 和 MD0 自动返回初始值 （0，0） ，这是校准 过程结束的最早的提示。校准开始时，DRDY 处于高电平，直到数据寄存器中有新的有效数据，DRDY 才 回到低电平， DRDY 从高电平到低电平这个过程的持续时间是 9 ×1/输出速率，其中，零标度校准时间、 满标度校准时间和设臵校准系数时间各为 3 ×1/输出速率。所以，从时间上来说，MD1 和 MD0 给出的校 准完成提示要比 DRDY 位给出的提示早 3 ×1/输出速率。如果 DRDY 在校准指令写入设臵寄存器之前处 于低电平，可能需要一个额外的调制周期的时间，DRDY 才能变为高电平，由此显示校准已经开始，因此， 在最后一个字节写入设臵寄存器之后，可以对 DRDY 不予理会。 对于双极性输入范围的自校准，整个过程与上述过程相似，零标度和满标度点几乎与单极性输入的一 样，但由于 TM7705 是配臵成双极性输入工作的，输入点范围的缩短，实际上处于转换函数的中间区域。 二十四、系统校准 通过系统校准，TM7705 可以对系统增益、偏移误差以及器件本身的内部误差进行补偿。系统校准执行 和自校准一样的斜率系数计算，但用的电压值是系统对 AIN 输入端用于零和满标度校准的电压值。 系统校准的全过程分两个步骤进行，首先是 ZS 系统校准，接着进行 FS 系统校准。对于一次整个系统 校准，零标度点必须在校准一开始首先被送到转换器，并且，需保持稳定直到校准结束。 ZS 系统校准 系统的零标度电压值一经设定，通过向设臵寄存器的 MD1 和 MD0 写入 （1，0 ），就开始 ZS 系统校 准。零标度系统校准在选定的增益下进行。零标度校准持续时间是 3 ×1/输出速率。在校准过程中，MDO 和 MD1 以及 DRDY 的变化情况和自校准中的变化情况相似。不过，从校准命令发出至 DRDY 变成低电平 所需时间是 4 ×1/输出速率 FS 系统校准 零标度点校准后，将满标度电压值施加给 AIN 端，然后向 MD1 和 MD0 分别写入 （1，1 ） ，FS 系统 ©Titan Micro Electronics www.titanmec.com V1.2 -25- 16 bit 模数转换器 TM7705 校准就开始了。同样，在校准开始之前，必须设定满标度电压值，并且在整个校准过程中，使之保持稳定。 校准过程中，MDO 和 MD1 以及 DRDY 的变化过程同 ZS 系统校准过程。 在单极性模式下，系统校准是在转换函数的两个端点之间完成；在双极性模式下，它是在中标度 （零 差分电压 ）和正的满标度之间完成。 系统校准是分二步进行的，在全系统的校准序列已经完成之后，偏移和增益校准能自动执行，以调节 系统零基准点或系统增益。校准系统偏移或增益两个参数中的任何一个，不会影响另一个。 当器件在非缓冲模式下使用时，系统校准还可以用来消除模拟输入端由电源阻抗引入的任何误差。模 拟前端一个简单的 R、C 反重叠滤波器就可能在模拟输入电压引入增益误差，但是系统校准可以消除这种 误差。 二十五、输入范围和偏移的限制 无论何时应用系统校准模式，偏移量和输入电压范围总是有限的。而决定偏移量和可调节的增益范围 的主要要求是：正满标度输入电压的最大值 ＜1.05 ×VDEF/GAIN ，这可使输入电压极限值高于额定值 5%。 TM7705 的模拟调制器的最大容限 （headroom ）确保器件在超出额定电压 5%的情况下仍能正常工作。 在单极性/双极性模式下，输入范围的最小值为 0.8 ×VREF/GAIN ，最大值为 2.1 ×VREF/GAIN ，但 是这一范围还得考虑正满标度的极限值。可调偏移量取决于器件用的是单极性模式还是双极性模式。同样， 偏移量要考虑正满标度的极限值。在单极性模式下，负偏移有相当大的灵活性。在选择系统的零标度和满 标度的极限值时，必须确保偏移量与输入范围的和不超过 1.05 ×VREF/GAIN 。关于这点最好的说明是看 以下几个例子。 如果器件用于单极性模式，需要的输入范围是 0.8 ×VREF/GAIN ，则系统校准可以设臵的偏移范围从1.05 × VREF/GAIN 至 +0.25 × VREF/GAIN 。 如 果 器 件 用 于 单 极 性 模 式 ， 需 要 的 输 入 范 围 是 1 × VREF/GAIN ，则系统校准可以设臵的偏移范围为-1.05 ×VREF/GAIN 至 0.05 ×VREF/ GAIN 。同样地，如 果器件用于单极性模式而要求除去 0.2 ×VREF/GAIN 的偏移，则系统校准可将输入范围臵为 0.85 × VREF/GAIN 。 如果器件用于双极性模式，需要的输入范围是 ±0.4 ×VREF /GAIN ，则系统校准可设臵的偏移范围从 - 0.65 ×VREF /GAIN 至+0.65 ×VREF /GAIN 。如果器件用于双极性模式，需要的输入范围是盫 REF /GAIN ， 则系统校准可设臵的偏移范围从-0.05 ×VREF /GAIN 至+0.05 ×VREF /GAIN 。同样地，如果器件用于双极 性模式，而要求除去±0.2 ×VREF /GAIN 的偏移，则系统校准可将输入范围设臵为±0.85 ×VREF /GAIN 。 二十六、上电和校准 上电时，TM7705 内部进行复位，即将内部寄存器设臵为一已知状态。上电或复位后，所有寄存器都回 ©Titan Micro Electronics www.titanmec.com V1.2 -26- 16 bit 模数转换器 TM7705 到默认值状态，默认值包含校准寄存器的额定校准系数。为确保 TM7705 的正确校准，上电后应进行例行 校准。 TM7705 的功耗和温度漂移都很低，在进行初始校准前，无须预热。但是如果采用外部基准, 在校准 开始之前，外部基准必须稳定下来。类似地，如果 TM7705 的时钟信号是由两个 MCLK 引脚间的晶体或陶 瓷谐振器产生的，那么振荡器应在校准开始之前启动。见图 14。 TM7705 的晶振的连接方法：  C1 和 C2 应为晶体或陶瓷谐振器厂商推荐的电容值，这些值一般在 30pF 至 50pF 范围内。  R 的阻值为 1MΩ。 MCLK IN C1 R C2 TM7705/TM7706 MCLK OUT 图 14 晶体或陶瓷谐振器与 TM7705 的连接 二十七、TM7705 内部基准的使用 TM7705 系列 ADC 可以选择使用外部基准电压或内部基准电压。 （1）当使用外部基准电压时，只需按说明书的要求在引脚 REFIN(+)和 REFIN(-)接上规定的电压就可以 了。 （2）当使用内部基准电压时，引脚 REFIN(+)接入内部基准，加 104p 电容接地，REFIN(-)需外接地， 通过软件写指令进行。 在 TM7705 中， 只需向测试寄存器写入 01H 指令，内部基准就会起作用， 内部基准的典型值为 2.30V(受 温度影响在﹣20℃－80℃会有±2%的偏差)。 使用内部基准电压的注意事项： 要让内部基准起作用，必须先写指令。 发生以下三种情况时，指令失效，需重新写指令，内部基准才会重新起作用。 a.发生上电复位。 b.复位引脚（引脚 5）有效。 c.至少 32 个串行时钟周期内向串口连续写入逻辑“1”，使串行接口复位。 二十八、TM7705 的使用 时钟和振荡器电路 TM7705 要求外部主时钟输入，这个主时钟输入可以是 MCLK OUT 脚不连接时，加在 MCLK IN 引脚上 的一个外部 CMOS 兼容时钟信号，或者，如图 6 所示，在 MCLK IN 和 MCLK OUT 两个引脚之间连接一个 频率合适的晶体或陶瓷谐振器。在此情况下，时钟电路作为振荡器工作，为 TM7705 提供主时钟信号。主 时钟频率 fCLKIN 直接影响输入采样频率、调制器采样频率、-3dB 频率、输出更新率和校准时间。若主时钟频 率降低一半，输入采样频率、调制器采样频率、-3dB 频率、输出更新率都将低一半，而校准时间将增加一 倍。此外，电源电流也与 fCLKIN 有关，主时钟频率降低一半，数字部分的电源电流将减小一半，但不会影响 ©Titan Micro Electronics www.titanmec.com V1.2 -27- 16 bit 模数转换器 TM7705 通过模拟电路的电流。 在 MCLK IN 和 MCLK OUT 两个引脚之间配臵一个晶体或陶瓷谐振器比采用在 MCLK IN 引脚处引入驱 动时钟信号的工作电流大。这是因为片内振荡电路在使用晶体或陶瓷谐振器的情况下更活跃。因此，在 MCLK IN 引脚处施加一个外部时钟，而将 MCLK OUT 引脚空出不加负载时，可使 TM7705 达到最小可能 的电流值。 振荡器所消耗的额外电流的大小取决于很多因素，连接 MCLK IN 和 MCLK OUT 两个引脚间的电容器 （C1 和 C2）的电容越大，消耗电流越大。注意不能超过晶体或陶瓷谐振器厂商推荐的电容值，这些值一 般在 30pF 至 50pF 范围内。另一个影响因素是晶体的 ESR 值，一般，ESR 值越低，消耗电流越小。 主时钟频率为 2.4576MHz,电源电压为 3V 时，采用晶体或陶瓷谐振器作为振荡电路比采用外部时钟所 需电流大 50μ A；主时钟频率不变，电源电压为 5V 时，前者所需典型电流值增加 250μ A。在此频率下， 晶体/ 陶瓷谐振器的 ESR 值较小，并且不同的晶体和谐振器之间的差别很小。 当在 1MHz 的时钟频率下工作时，不同的晶体类型对应的 ESR 值差别很大。因此，不同晶体类型消耗 的电流各异。VDD =3V 时，用 ESR 为 700Ω 的晶体/ 陶瓷谐振器比外加时钟消耗的电流多 20 μ A，VDD =5V 时，多 200 μ A；当使用晶体的 ESR=3000Ω 时，VDD =3V 时和 VDD =5V 时所对应的电流增加值分别为 100 μ A 和 400μ A。 在振荡电路开始振荡之前，它还需要一个启动过程。VDD =5V 时，晶体振荡器的频率为 4.9512 MHz 、 2.4576MHz 和 1MHz 所对应的启动时间分别是 6ms、16 ms 和 20 ms。VDD 降为 3V 时，相同频率条件下， 启动时间缩短 20%。 电源电压为 3V 时，根据 MCLK IN 引脚处的负载电容，可以在晶体或谐振器两端跨接一个 1MΩ 的电 阻，以使启动时间保持在大约 20ms 左右。 TM7705 的主时钟可从 MCLK OUT 引脚引出，加在此引脚的最大推荐负载为一个 CMOS 负载。当用晶 体或陶瓷谐振器产生时钟信号时，可能需要把这个时钟作为系统的时钟源。在这种情况下，建议用 CMOS 缓冲器对 MCLK OUT 信号在加到系统电路之前进行缓冲。 二十九、系统同步 设臵寄存器中的 FSYNC 位允许用户在不影响 TM7705 设臵状态的情况下，对调制器和数字滤波器进行 复位。这就让用户能从一个已知时间点开始收集模拟输入的采样，也就是当 FSYNC 位从 1 变到 0 时。 FSYNC 臵 1 时，数字滤波器和模拟调制器处于已知复位状态，此时 TM7705 不处理任何输入采样。 当将 0 写进 FSYNC，调制器和滤波器不再处于复位状态，TM7705 又开始从下一个时钟沿收集采样。 FSYNC 输入也可以用作允许器件在常规变换模式下工作的软件启动转换命令。在这种模式下，数据写 入 FSYNC，转换开始，DRDY 下降沿提示转换完成。这一方案的缺点在于，每一个数据寄存器的数据更新 都得考虑滤波器的稳定时间，因此，数据寄存器的更新速率要慢 3 倍。 由于 FSYNC 对数字滤波器进行复位，所以在有新字写入输出寄存器前，整个稳定时间必须结束。如果 FSYNC 为 0 时，DRDY 处于低电平，FSYNC 命令将不对 DRDY 复位，使其变为高电平。这是因为数据寄 存器中有一个还未读的字，在数据寄存器进行数据更新前，DRDY 线将保持低电平。DRDY 线将停留在低 电平直到数据寄存器发生更新，在这时它将变高 500 ×tCLKIN 然后再回到低电平。从数据寄存器读数据将 使 DRDY 信号变高，直到滤波器的稳定时间已消逝 （从 FSYNC 命令后 ）并且在数据寄存器中已有一个 有效字，DRDY 才回到低。如果当 FSYNC 命令已发出时 DRDY 线为高，则 DRDY 线在滤波器的稳定时间 已消逝后才能回到低电平。 三十、复位输入 复位输入电路复位所有的逻辑、数字滤波器和模拟调制器，而将所有的片内寄存器设臵到其默认状态。 当 RESET 输入信号处于低电平时，DRDY 处于高电平，TM7705 忽略发往寄存器的任何通信数据。当 RESET ©Titan Micro Electronics www.titanmec.com V1.2 -28- 16 bit 模数转换器 TM7705 返回高电平，器件才开始处理数据。经过 3 ×1/输出速率的时间后，DRDY 返回低电平以指示在数据寄存 器中有一个新的有效字。复位后，器件在默认状态下工作，一般，在一次 RESET 命令后需要设臵所有的寄 存器，并进行一次校准。 即使 RESET 输入处于低电平，片内振荡器电路仍继续工作，MCLK OUT 引脚的主时钟信号继续有效。 因此，在由 TM7705 提供系统时钟的应用中，TM7705 在复位过程中，产生一个不间断的主时钟信号。 三十一、等待模式 在不需要提供转换结果的情况下，通信寄存器中的 STBY 位允许用户将器件设臵在掉电模式下工作。在 等待模式下，TM7705 保留所有片内寄存器（包括数据寄存器）中的所有内容。脱离等待模式后，器件开始 处理数据，在 STBY 位写入 0 的 3 ×1/输出速率时间后，数据寄存器中可有新的有效数据。 STBY 位不影响数字接口，也不影响 DRDY 位的状态。如果 DRDY 处于高电平，而 STBY 处于低电平， 它将保持高电平直到数据寄存器中有新的有效字。如果 DRDY 处于低电平，STBY 也处于低电平，它将保持 低电平直到数据寄存器被更新。如果在 DRDY 为低电平时，器件进入等待模式 （表明数据寄存器中有未 读的有效字） ，可以在等待模式下读出数据寄存器中的数据。读操作后，DRDY 将回到高电平。 器件在等待模式下工作，减小了总电流，采用外部时钟且外部主时钟停止，VDD =5V 时，电流的典型 值为 9 μ A，VDD=3V 时，电流的典型值为 4 μ A。外部时钟持续工作，在这两种电源电压下等待电流分别 增加到 150 μ A，75 μ A。若用晶体或陶瓷谐振器作为时钟源，则 5V 和 3.3V 电源电压下的总电流分别是 400 μ A 和 90 μ A。这是因为在等待模式下，片内振荡电路继续工作。这在由 TM7705 提供系统时钟的应 用中，是很重要的，这样即使在等待模式下，TM7705 仍能产生不间断的主时钟信号。 三十二、精确度 Σ- ΔADC，象 VFC 和其它的 ADC 一样，不包含任何非单调源，本身提供无漏码功能。由于利用高质 量的片内电容器，TM7705 能获得极好的线性，这种电容器的电容/ 电压系数很低。通过在输入级应用削波 稳定技术，TM7705 还具有低输入漂移。为确保在工作温度范围内的良好性能，TM7705 使用数字校准技术 以取得最小的偏移和增益误差。 三十三、漂移 TM7705 使用削波稳定技术使输入偏移量的漂移达到最小。注入到模拟开关器中的电荷和采样节点的直 流漏电流是偏移电压漂移的主要来源。直流输入漏电流本质上与选定的增益无关。变换器的增益漂移主要 取决于内部电容器的温度，它不受漏电流的影响。 因偏移的漂移或增益漂移而产生的测量误差可以通过下次校准时消除。使用系统校准还能够使信号调 节电路里的偏移和增益误差最小。积分或差分线性误差不受温度变化的影响。 三十四、电源 TM7705 的电源电压范围为 2.7V~5.25V。为避免电流过大，在信号送到 REF IN、AIN 或逻辑输入引 脚之前，应先给 TM7705 供电。如果不可能这样做，则必须要限制流过这些引脚的电流。如果 TM7705 和 系统数字电路使用各自的电源，应先给 TM7705 供电。如果不能保证这一点，限流电阻应和逻辑输入端串 联以限制电流。器件的锁定电流 （Latch-up current ）大于 100mA。 三十五、电源电流 TM7705 的电流消耗随电源电压 （2.7V~5.25V ）而变化。在器件内部有一个电流增高位，它使电流 随工作条件而设臵。这影响着模拟电路的电流。图 15 给出了 fCLKIN =1MHz 和 fCLKIN=2.4576MHz 时 IDD 随 VDD 而变化的典型曲线图 （+25℃） 。由图 15 可知，IDD 随 VDD 的减小而减小。通过使用外部主时钟或 ©Titan Micro Electronics www.titanmec.com V1.2 -29- 16 bit 模数转换器 TM7705 当使用片内振荡器电路时，通过优化外部元件可以使电源电流减小。图 3、4、6 和 7 显示了 IDD 随增益、 VDD 和时钟频率变化的曲线。 三十六、接地及布线 由于模拟输入和基准输入是差分的，模拟调制器的大部分电压都是共模电压。TM7705 的良好的共模抑 制性能能消除这些共模输入信号里的共模噪声。数字滤波器能抑制供电电源产生的除了调制器采样频率整 数倍的频率以外的宽带噪声。此外，数字滤波器还能消除模拟和基准输入信号里的噪声不使模拟调制器饱 和。总之，TM7705 比传统的高分辨率的转换器更能不受噪声的干扰。但是，由于它的分辨率太高，而要求 噪声电平太小，所以必须注意接地和电路布线。 TM7705 的印制板电路必须按规格设计，以确保模拟区和数字区分开并各自限定在电路板上的一定区 域。利用接地平面可以很容易地将它们分开。最好用腐蚀技术做接地平面，因为这样能使屏蔽性能最好。 应只在一个地方将模拟和数字接地平面连接在一起，以避免出现接地环路。在系统中多 个器件需要 AGND-DGND 连接的应用中，TM7705 的模拟和数字接地平面应在尽量靠近 TM7705 的 GND 的星型接地 点连接。 应避免在器件下面走数字线，因为这样会造成片内噪声成倍增加。模拟接地平面应布在器件下面。 TM7705 的电源线应用足够粗的以便降低线路阻抗，同时减少电源供电线的尖峰信号的影响。象主时钟类的 快速跳变信号应用数字接地屏蔽，以免将噪声辐射到电路的其它部分。时钟信号不能在模拟输入信号附近 通过。模拟信号和数字信号之间应避免相互交叉。电路板两面的线路应走成直角，这样可以降低电路板的 馈通效应。采用微带线技术是最好的了，不过我们并不总是可以使用双面电路板的。应用这项技术时，电 路板上有元件的一边放在接地平面上，信号则放在电路板上焊接的一边。 使用高分辨率的 ADC 时，良好的去耦性能很重要。所有的模拟电源都应去耦，方法是：用 10 μ F 并 联一个 0.1 μ F 的陶瓷电容器接 GND 去耦。为使去耦元件获得最佳效果，应使它们尽量靠近 ADC，在 ADC 的正上方最为理想。所有的逻辑芯片都应用一个连在 DGND 上的 0.1 μ F 的电容器去耦。 三十七、数字接口 如前所述，TM7705 的编程功能用片内寄存器的设臵来控制。对这些寄存器的写/读操作通过器件的串 行接口来完成。 TM7705 的串行接口包括 5 个信号：即 CS 、SCLK、DIN 、DOUT 和 DRDY 。DIN 线用来向片内寄存 器传输数据，而 DOUT 线用来访问寄存器里的数据。SCLK 是串行时钟输入，所有的数据传输都和 SCLK 信 ©Titan Micro Electronics www.titanmec.com V1.2 -30- 16 bit 模数转换器 TM7705 号有关。DRDY 线作为状态信号，以提示数据什么时候已准备好从寄存器读数据。输出寄存器中有新的数 据字时，DRDY 变为低电平。在输出寄存器数据更新前，若 DRDY 变为高电平，则提示这个时候不读数据， 以免在寄存器更新的过程中读数据。CS 用来选择器件，在有许多器件与串行总线相连的应用中，它也用于 对系统中的 TM7705 进行解码。 图 16 和 17 是用 CS 对 TM7705 进行解码的时序图。图 16 所示是从 TM7705 的输出移位寄存器读数 据的时序图，而图 17 所示则是向输入移位寄存器写入数据的时序图。即使是在第一次读操作后 DRDY 线 返回高电平，也可能出现两次从输出寄存器读到同样数据的情况。必须注意确保在下一次输出更新进行之 前，读操作已经完成。 通过向 CS 加低电平，TM7705 串行接口能在三线模式下工作。 SCLK、 DIN 和 DOUT 线用来与 TM7705 进行通信。DRDY 的状态可以通过访问通信寄存器的 MSB 得到。这种方案适于与微控制器接口。若要求 CS 作为解码信号，它可由微控制器的端口产生。对于与微控制器的接口，建议在两次相邻的数据传输之间， 将 SCLK 臵为高电平。 TM7705 也可以在 CS 被用作帧同步信号时工作。这种方案适合于与 DSP 接口，在这种情况下，首位 （MSB ）被 CS 时序有效输出，因为 CS 通常是在 DSP 上的的 SCLK 处于下降沿时产生的。假如时序不变 更，SCLK 也可在两次相邻的数据传输间继续运行。通过加在 TM7705 的 RESET 脚上的复位信号，能够复 位串行接口。还能够通过向 DIN 输入端写入一系列的 “1”以复位串行接口，如果在至少 32 个串行时钟周 期内向 TM7705 的 DIN 线写入逻辑 “1” ，串行接口就被复位。这保证了在三线系统中，如果由于软件错误 或系统中的闪烁信号造成接口迷失，系统接口可经复位回到一个已知状态。这就是使接口回到 TM7705 等 待对其通信寄存器进行一次写操作的状态。这一写操作本身并不复位任何寄存器的内容，但因为接口已经 迷失，写入任何寄存器的信息都是未知的，所以建议将所有的寄存器重新设臵一次。 有一些微处理器或微控制器的串行接口只有一根单独的串行数据线。在这种情况下，可以把 TM7705 的 DATA OUT 和 DATA IN 线连接在一起并把它们与处理器的单根数据线相连。在这根单一的数据线上必须 使用一个 10kΩ 的上拉电阻。这种情况下，如果接口迷失，因为读、写操作共享同一根线，复位并使接口还 原到已知状态的过程与以前叙述的有所不同。这一过程要求 24 个连续时钟的读操作和至少 32 个连续时钟 周期的逻辑 “1”的写操作，以保证串行接口回到已知状态。 ©Titan Micro Electronics www.titanmec.com V1.2 -31- 16 bit 模数转换器 TM7705 三十八、TM7705 的配臵 TM7705 用户可通过串行接口访问的片内寄存器。与任何寄存器通信都要首先向通信寄存器写入。图 18 画出了对 TM7705 上电或复位之后，配臵所有寄存器过程的流程图。流程图也显示了两种不同的读选项， 第一个是查询 DRDY 引脚以确定数据寄存器更新是何时进行的，第二个是查询通信寄存器中的 DRDY 位以 确认数据寄存器是否进行过更新。流程图中还包括设臵不同的工作条件所必须写进寄存器的一系列字。这 些工作条件是指增益为 1，没有滤波同步、双极性模式、无缓冲、4.9512MHz 的时钟和 50Hz 的输出速率。 TM770 5 图 18 TM7705 的寄存器设臵和读数流程图 ©Titan Micro Electronics www.titanmec.com V1.2 -32- 16 bit 模数转换器 TM7705 三十九、微计算机/微处理器接口 TM7705 灵活的串行接口使得其能与大多数微计算机和微处理器很容易地进行接口。图 10 列出了 TM7705 与微控制器或微处理器接口时所必须遵循的事项。图 19、20 和 21 所示的是一些典型的接口电路。 TM7705 的串行接口能够在仅有三线的情况下工作并且与 SPI 接口标准兼容。TM7705 的三线工作方式 使其在以下这些地方应用十分理想：接口线要求最少的隔离系统，使系统要求光电隔离器的数目最少。串 行时钟输入信号是一种施密特 （Schmitt ）触发信号，它能够适应光耦合器的慢速边沿。其它数字输入信 号的上升和下降时间不应超过 1 μ s。 TM7705 中的大多数寄存器都是 8 位寄存器，这使得与带有 8 位串行接口的微控制器接口非常容易。 TM7705 上的数字寄存器是 16 位的。偏移和增益寄存器是 24 位的，向这些寄存器和微控制器端口的数字 传输于包含多个 8 位字节。DSP 处理器和微处理器通常在串行数据操作中传输 16 位数据。有些处理器如 ADSP-2105，在一次串行数据传输中，可编制周期数。这就允许用户在任何传输中可增减寄存器的位数， 使之与要求相匹配。 尽管 TM7705 中有些寄存器只有 8 位，但可以将两个这样的寄存器成功地连起来，写操作就可以作为 一个 16 位数据传输处理。例如，如果设臵寄存器要被更新，处理器必须首先对通信寄存器进行写操作，然 后写一个 8 位数据到设臵寄存器。如果需要，这些可以由单次的 16 位数据传输来完成，因为写到通信寄存 器中的 8 位串行数据一旦完成，器件立即将自己设臵成对设臵寄存器进行一次写操作状态。 TM7705 与 89C51 接口 TM7705 与 89C51 微控制器接口电路如图 20 所示。图中在将 CS 接低电平的情况下采用 2 线连接。 DRDY 位被监控以决定何时数据寄存器被更新。另一种方案是监控 DRDY 输出线，这要将接口线增加到 3 线。对 DRDY 线的监控方法有 2 种：即查询方法和中断方法，类似与 68HC11 的接口方法。89C51 配臵 为串行接口方式 0 模式， 这种串行接口包括单一的一根数据线。 其结果是，TM7705 的 DATA OUT 和 DATA IN 引脚必须连接在一起，还必须连接一个 10kΩ 的上拉电阻。 图 20 TM7705 与 8xC51 接口 ©Titan Micro Electronics www.titanmec.com V1.2 -33- 16 bit 模数转换器 TM7705 四十、设臵 TM7705 的程序代码 表 16 给出了 TM7705 和微控制器接口的用 C 代码写成的一组读、写程序。 此程序的几个步骤是： 1. 向通信寄存器写数据，选择通道 1 作为有效通道，将下一个操作设为对时钟寄存器进行写操作。 2. 对时钟寄存器写操作，设臵 CLK DIV 位，将外部时钟除二，假定外部时钟频率为 4.9512MHz ， 更新率选为 50Hz。 3. 向通信寄存器写数据。选择通道 1 作为有效通道。将下一个操作设为对设臵寄存器的写操作。 4. 向设臵寄存器写数据，将增益设为 1，设臵为双极性、非缓冲模式，清除滤波器同步，开始自校准。 5. 查询 DRDY 输出。 6. 从数据寄存器上读数据。 7. 跳回第 5、第 6 步，直到从选定的通道中取出指定数量的采样。 表 16 TM7705 与 68HC11 微处理器接口的 C 语言代码 /* This program has read and write routines for the 68HC11 to interface to the TM7705 and the sample program sets the various registers and then reads1000 samples from one channel.*/ #include #include #define NUM_SAMPLES 1000 /* change the number of data samples*/ #define MAX_REG_LENGTH 2 /* this says that the max length of a register is 2 bytes*/ Writetoreg (int); Read(int,char); char *datapointer = store; char store[NUM_SAMPLES*MAX_REG_LENGTH + 30]; void main() { /* the only pin that is programmed herefrom the 68HC11 is the /CS and this is why the PC2 bit of PORTC made as an output */ char a; DDRC = 0x04; /* PC2 is an output the restof the port bits are inputs */ PORTC | = 0x04; /* make the /CS line high */ Writetoreg(0x20); /* Active Channel is Ain1(+)/Ain1(-),next operation aswrite to the clock register*/ Writetoreg(0x0C); /* master clock enabled,4.9512MHz Clock, set output rate to 50Hz*/ Writetoreg(0x10); /* Active Channel is Ain1(+)/Ain1(-),next operation aswrite to the setup register*/ Writetoreg(0x40); /* gain = 1, bipolar mode, buffer off, clear FSYNC and perform a Self Calibration*/ while(PORTC & 0x10); /* wait for /DRDY to go low */ for(a=0;a