CBM97D39
14bit 2.5GGG
单通道 DAC
概述
基本特性
CBM97D39 是 14bit 2.5GSPS 的高性能射频
DAC，可以直接产生 DC 到 3GHz 的信号。其 DAC 内
核采用四相开关结构，从而能提供优越的低失真性
能以及业界领先的直接射频输出能力。芯片工作在
基带模式时，能在第一奈奎斯特频率内产生的多载
波宽带信号；工作在混频模式时，能在第二、三奈
奎斯特区域内输出多载波信号。另外，DAC 的输出
电流范围从 8.66mA 到 31.66mA 可调整。片上控制
器大大简化了系统设计，芯片具有双端、源同步的
LVDS 接口，从而简化了与 FPGA/ASIC 之间的数字接
口。片上控制器能在大温度变化范围内管理内部和
外部时钟域之间的接口，从而保证数据从主机到
DAC 内核的正确传输。多芯片同步功能通过片上同
步控制器实现。芯片通过串行外围接口（SPI）来进
行配置和寄存器访问。
CBM97D39 采用 0.18um CMOS 工艺实现，工
作在 1.8V 和 3.3V 双电源。封装采用 160 脚 CSBGA。
2.5GSPS 时钟频率，支持直接射频输出
普通模式 DC 到 1.25GHz
混频模式 1.25GHZ 到 3GHz
业界领先的单/多载波中频或射频输出
Fout=350MHz，ACLR=80dBc
Fout=950MHz，ACLR=78dBc
Fout=2100MHz，ACLR=69dBc
双端口 LVDS 数据接口
每端口支持高达 1.25GSPS 数据输入
源同步 DDR 驱动
支持多芯片同步功能
8.7mA 到 31.7mA 的可编程输出电流
低功耗：1.16W@2.5GSPS
应用领域
宽带通信系统
军用宽带电子系统
仪器、自动测试设备
雷达、航空设备
CMTS 系统设备
功能框图
SDIO
SYNC_IN_P
SYNC_IN_N
DB0[13:0]P
DB0[13:0]N
DB1[13:0]P
DB1[13:0]N
LVDS
驱动器
DACCLK_P
DACCLK_P
CBM97D39
时钟分配电路
同步控制
DCI_P
DCI_N
/CS
LVDS
驱动器
SYNC_OUT_P
SYNC_OUT_N
LVDS
接收器
DCO_P
DCO_N
SCLK
SPI串行控制口
LVDS
接收器
RESET
SDO
14位
DAC内核
Band Gap
参考电路
VREF
I120
图 1 CBM97D39 功能框图
1
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IOUTP
IOUTN
CBM97D39
GG
14bit 2.5G 单通道 DAC
同步限制 ........................................................... 41
模拟接口 ................................................................... 42
模拟工作模式 ................................................... 42
时钟输入 ................................................................... 44
电压基准 ........................................................... 45
模拟输出 ................................................................... 46
DAC 的等效输出电路和传递函数 ................... 46
DAC 的峰值输出功率 ....................................... 47
输出级配置 ....................................................... 48
启动过程推荐 ........................................................... 49
封装尺寸 ................................................................... 53
目 录
基本特性 ..................................................................... 1
应用领域 ..................................................................... 1
产品特性 ..................................................................... 3
性能指标 ..................................................................... 3
直流性能指标 ..................................................... 3
LVDS 数字性能指标 ............................................ 4
串口性能指标 ..................................................... 6
交流性能指标 ..................................................... 7
最大额定值 ................................................................. 8
热力学阻抗 ................................................................. 8
管脚说明 ..................................................................... 9
典型性能特征 ........................................................... 13
普通模式输出 ................................................... 13
混频模式输出 ................................................... 17
串行控制（SPI）寄存器 ......................................... 19
复位 ................................................................... 19
SPI 操作 ............................................................. 19
SPI 指令格式 ..................................................... 19
SPI 寄存器 ................................................................. 21
工作说明 ................................................................... 29
LVDS 数据接收 ................................................. 29
数据接收机初始化 ........................................... 31
数据接收机工作在低频时钟的情况下 ........... 32
LVDS 驱动和接收电路 ...................................... 32
MU 控制器 ........................................................ 33
Mu 控制器初始化描述 ..................................... 35
中断请求 ........................................................... 36
多芯片同步 ............................................................... 38
同步控制器的初始化说明 ............................... 41
2
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CBM97D39
GG
14bit 2.5G 单通道 DAC
产品特性
1、 可在第一、第二奈奎斯特区间内，输出带宽高达 1.25GHz 的高质量宽带信号；
2、 四相开关 DAC 内核结构提供了优越的 AC 线性度，同时支持 DAC 工作在混频模式；
3、 双端、DDR、LVDS 接口，支持最大 2.5GSPS 的转换器；
4、 通过片上控制器管理内外时钟域之间的相差；
5、 多芯片同步功能；
6、 可编程差分输出电流，从 8.66mA 到 31.66mA。
特性指标
直流特性指标
工作条件：VDDA = VDD33 = 3.3 V，VDDC = VDD = 1.8 V，IOUTFS = 20 mA。
表1
参数
最小值
典型值
最大值
单位
分辨率
14
比特
精度
积分非线性（INL）
差分非线性（DNL）
±1.3
±1.3
LSB
LSB
5.5
20.2
%
mA
V
MΩ
Ω
pF
模拟输出
增益误差（使用内部参考基准）
满幅输出电流
输出电压范围
共模输出阻抗
差分输出阻抗
输出电容
8.66
-1.0
31.66
+1.0
10
70
1
DAC 时钟输入（DACCLK_P，DACCLK_N）
差分峰峰值
共模电压（内部自偏置）
DAC 时钟速率
0.6
1.6
1.25
0.8
温度漂移
增益
参考电压
2.0
2.5
60
20
V
V
GHz
ppm/℃
ppm/℃
参考基准
外部参考电压
输出阻抗
1.15
1.2
5
1.25
V
kΩ
3
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GG
14bit 2.5G 单通道 DAC
模拟电源电压
VDDA
VDDC
3.1
1.70
3.3
1.8
3.5
1.9
V
V
数字电源电压
VDD33
VDD
3.10
1.70
3.3
1.8
3.5
1.90
V
V
37
159
34
233
0.940
2.5
38
166
37
238
0.976
2.75
mA
mA
mA
mA
W
mA
电源电流和功耗，2.0GSPS
IVDDA
IVDDC
IVDD33
IVDD
功耗
睡眠模式，IVDDA
断电模式（寄存器 0x01=0x03，0x02=0x80）
IVDDA
IVDDC
IVDD33
IVDD
电源电流和功耗，2.5GSPS
IVDDA
IVDDC
IVDD33
IVDD
功耗
0.02
3.8
0.5
0.1
mA
mA
mA
mA
37
223
34
290
1.16
mA
mA
mA
mA
W
LVDS 数字特性指标
工作条件：VDDA = VDD33 = 3.3 V，VDDC = VDD = 1.8 V，IOUTFS = 20 mA。 除非特别说明，LVDS
驱动和接收机与 IEEE 标准 159 表错误!书签自引用无效。错误!书签自引用无效。2
表错误!书签自引用无效。错误!书签自引用无效。2
6.3-1996 一致。表错误!书签自引用无效。错误!书签自引用无效。2
表错误!书签自引用无效。错误!书签自引用无效。2
表错误!书签自引用无效。错误!书签自引用无效。2
表错误!书签自引用无效。错误!书签自引用无效。2
表错误!书签自引用无效。错误!书签自引用无效。2
表错误!书签自引用无效。错误!书签自引用无效。2
参数
最小值
LVDS 数据输入（DB0[13:0], DB1[13:0]）
输入共模电压范围，VCOM
典型值
最大值
单位
1575
mV
1
1
825
引脚 DB0[x]P, DBO[x]N, DB1[x]P 和 DB1[x]N
4
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GG
14bit 2.5G 单通道 DAC
差分输入逻辑高电平阈值，VIH_DTH
差分输入逻辑低电平阈值，VIL_DTH
接收机差分输入阻抗，RIN
输入电容
LVDS 输入速率
LVDS 最小数据有效周期，tVALID（见图 24）
LVDS 时钟输入（DCI 和 SYNC_IN）
输入共模电压范围，VCOM
差分输入逻辑高电平阈值，VIH_DTH
差分输入逻辑低电平阈值，VIL_DTH
接收机差分输入阻抗，RIN
输入电容
最大时钟速率
175
-175
80
400
-400
120
1.2
1250
344
mV
mV
Ω
pF
MSPS
ps
2
LVDS 时钟输出（DCO 和 SYNC_OUT）
输出电压高电平（x_P 或 x_N）
输出电压低电平（x_P 或 x_N）
输出差分电压，|VOD|
输出失调电压，VOS
输出阻抗，单端，RO
RO 单端失配
最大时钟速率
2
3
825
175
-175
80
1575
400
-400
120
1.2
625
mV
mV
mV
Ω
pF
MHz
3
1375
1025
150
1150
80
200
100
625
250
1250
120
10
mV
mV
mV
mV
Ω
%
MHz
引脚 DCI_P 和 DCI_N，SYNC_IN_P 和 SYNC_IN_N
引脚 DCO_P 和 DCO_N，SYNC_OUT_P/SYNC_OUT_N，接 100Ω 差分终端
5
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14bit 2.5G 单通道 DAC
串口（SPI）特性指标
工作条件：VDDA = VDD33 = 3.3 V，VDDC = VDD = 1.8 V。 表 3 表 3
表3
参数
最小值
写操作（见图 20）
SCLK 时钟速率，fSCLK（或 tSCLK）
SCLK 时钟高，tHI
SCLK 时钟高，tLOW
SDIO 至 SCLK 建立时间，tDS
SCLK 至 SDIO 保持时间，tDH
/CS 至 SCLK 建立时间，tS
SCLK 至/CS 保持时间，tH
典型值
最大值
单位
20
MHz
ns
ns
ns
ns
ns
ns
20
MHz
ns
ns
ns
ns
ns
ns
ns
18
18
2
1
3
2
写操作（见图 21 和图 22）
SCLK 时钟速率，fSCLK（或 tSCLK）
SCLK 时钟高，tHI
SCLK 时钟低，tLOW
SDIO 至 SCLK 建立时间，tDS
SCLK 至 SDIO 保持时间，tDH
/CS 至 SCLK 建立时间，tS
SCLK 至 SDIO（或 SDO）数据有效时间，tDV
/CS 至 SDIO(或 SDO)到 High-Z 有效输出，tEZ
输入（SDIO, SDI, SCLK, /CS）
高电平输入电压，VIH
低电平输入电压，VIL
高电平输入电流，IIH
低电平输入电流，IIL
18
18
2
1
3
15
2
2.0
输出（SDIO）
高电平输出电压，VOH
低电平输出电压，VOL
高电平输出电流，IOH
低电平输出电流，IOL
3.3
0
-10
-10
0.8
+10
+10
2.4
0
3.5
0.4
4
4
V
V
μA
μA
V
V
mA
mA
6
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14bit 2.5G 单通道 DAC
交流特性指标
工作条件：VDDA = VDD33 = 3.3 V，VDDC = VDD = 1.8 V，IOUTFS = 20 mA，fDAC = 2500 MSPS。
表4
参数
最小值
动态性能
DAC 时钟速率
可调 DAC 更新率范围4
输出稳定时间（tst）
，至 0.1%
800
800
最大值
单位
2500
2500
13
MSPS
MSPS
ns
无杂散动态范围（SFDR）
fOUT=100MHz
fOUT=350MHz
fOUT=550MHz
fOUT=950MHz
67.5
56.2
60.8
56
dBc
dBc
dBc
dBc
双音交调失真（IMD）
fOUT2=fOUT1 + 2MHz
fOUT=100MHz
fOUT=350MHz
fOUT=550MHz
fOUT=950MHz
88.9
77.9
78.9
61.1
dBc
dBc
dBc
dBc
噪声谱密度（NSD）
，0dBFS 单音信号
fOUT=100MHz
fOUT=350MHz
fOUT=550MHz
fOUT=850MHz
-165.7
-158.7
-156.7
-157.9
dBm/Hz
dBm/Hz
dBm/Hz
dBm/Hz
76/78
72/76
66.5/71.5
dBc
dBc
dBc
67/72.9
dBc
WCDMA ACLR（单载波）
，相邻/相间的相
邻通道
fDAC=2457.6MSPS, fOUT=350MHz
fDAC=2457.6MSPS, fOUT=950MHz
fDAC=2457.6MSPS, fOUT=1700MHz（混频
模式）
fDAC=2457.6MSPS, fOUT=2100MHz（混频
模式）
典型值
可调 DAC 更新率计算：fDAC 除以最小需要的差值系数。对 CBM97D39，最小差值系数是 1。所以，当
fDAC=2500MSPS，fOUT=2500MSPS。
4
7
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CBM97D39
GG
14bit 2.5G 单通道 DAC
最大额定值
表5
参数
相比较于
范围
VDDA
VDD33
VDD
VDDC
VSSA
VSSA
VSS
DACCLK_P,DACCLK_N
DCI, DCO, SYNC_IN, SYNC_OUT
LVDS 数据输入
IOUTP, IOUTN
I120, VREF
IRQ, , SCLK, SDO, SDIO, RESET
节温度
储存温度
VSSA
VSS
VSS
VSSC
VSS
VSSC
VSSC
VSSC
VSS
VSS
VSSA
VSSA
VSS
-0.3V 到+3.6V
-0.3V 到+3.6V
-0.3V 到+1.98V
-0.3V 到+1.98V
-0.3V 到+0.3V
-0.3V 到+0.3V
-0.3V 到+0.3V
-0.3V 到 VDDC+0.18V
-0.3V 到 VDD33+0.3V
-0.3V 到 VDD33+0.3V
-1.0V 到 VDDA+0.3V
-0.3V 到 VDDA+0.3V
-0.3V 到 VDD33+0.3V
150℃
-65℃到+150℃
上述在最大额定值下的应力可能会对器件带来永久性的损坏，这只是应力等级。器件默
认不是功能性工作在上述条件或任何超过上述工作区间的条件下，长时间暴露在最大额定值
环境下可能会影响器件的可靠性。
热力学阻抗
θJA 特指在最差条件下，即器件焊接在表面封装的电路板上。
表 6 热力学阻抗
封装类型
θJA
θJC
单位
160-Ball CSP_BGA
31.2
7.0
摄氏度/W5
5
没有空气流动
8
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CBM97D39
GG
14bit 2.5G 单通道 DAC
管脚说明
图 2 CBM97D39 管脚图（俯视图，从器件顶部向下看的对应关系）
特性说明
端口号
端口符号
功能描述
模式
I/O
电压范围
最大频
率
其
它
C1，C2，D1，
VDDC
时钟模块电源
/
/
1.8V
/
/
VSSC
时钟模块地
/
/
0V
/
/
模拟电源
/
/
3.3V
/
/
模拟地
/
/
0V
/
/
模拟地屏蔽，连接 DAC
/
/
0V
/
/
/
/
/
/
/
D2，E1，E2，
E3，E4
A1，A2，A3，
A4，A5，B1，
B2，B3，B4，
B5，C4，C5，
D4，D5
A10，A11，B10， VDDA
B11，C10，C11，
D10，D11
A12，A13，B12， VSSA
B13，C12，C13，
D12，D13
A6，A9，B6，
VSSA Shield
的 VSSA
B9，C6，C9，
D6，D9，F1，
F2，F3，F4，E11，
E12，E13，E14，
F11，F12
A14
NC
悬空
9
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CBM97D39
GG
14bit 2.5G 单通道 DAC
A7，B7，C7，
IOUTN
DAC 输出负端
模拟
O
3.0v
3.6GHz
/
IOUTP
DAC 输出正端
模拟
O
3.3V，
3.6GHz
/
D7
A8，B8，C8，
10~30mA 满
D8
幅输出电流
B14
I120
1.2V 基准电压，通过
模拟
I/O
约 1.2V
/
/
模拟
I/O
约 1.2V
/
/
模拟
O
3.3V，
/
/
10kΩ 电阻接模拟地，
产生 120μA 基准电流
C14
VREF
带隙基准电压端口，通
过 1nF 电容接模拟地，
输出阻抗约为 5kΩ
D14
IPTAT
工厂测试端口。输出电
流与绝对温度成正比，
约 10μA 电
大约在 25℃时 10μA，
流输出
按 20nA/℃斜率变化
C3，D3
DACCLK_N/
负/正 DAC 时钟输入
模拟
I
1.8V
2.5GHz
/
漏 端开路 中断请 求输
数字
O
3.3V
/
/
DACCLK_P
F13
IRQ
出，通过 10kΩ 电阻连
到 DVDD33，低电平有
效
F14
RESET
复位，高电平有效
数字
I
3.3V
/
/
G13
/CS
片选信号，低电平有效
数字
I
3.3V
/
/
G14
SDIO
SPI 接口输入/输出端口
数字
I/O
3.3V
/
/
H13
SCLK
SPI 接口时钟
数字
I
3.3V
/
/
H14
SDO
SPI 接口输出端口
数字
O
3.3V
/
/
J3，J4，J11，J12
VDD33
3.3V 数字电源
/
/
3.3V
/
/
G1，G2，G3，
VDD
1.8V 数字电源
/
/
1.8V
/
/
VSS
数字地
/
/
0V
/
/
SYNC_OUT_P/
正/负同步输出
数字
O
1.8V
625MHz
/
SYNC_OUT_N
（SYNC_OUT）
SYNC_IN_P/
正/负同步输入
数字
I
1.8V
625MHz
/
SYNC_IN_N
（SYNC_IN）
DCO_P/
正/负数据输出时钟
数字
O
1.025V~1.3
625MHz
/
DCO_N
（DCO）
DCI_P/ DCI_N
正/负数据输入时钟
625MHz
/
G4，G11，G12
H1，H2，H3，
H4，H11，H12，
K3，K4，K11，
K12
J1，J2
K1，K2
J13，J14
K13，K14
75V
（DCI）
数字
I
0.825V~1.5
75V
10
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CBM97D39
GG
14bit 2.5G 单通道 DAC
L1，M1
L2，M2
L3，M3
L4，M4
L5，M5
L6，M6
L7，M7
L8，M8
L9，M9
L10，M10
L11，M11
L12，M12
L13，M13
L14，M14
N1，P1
N2，P2
N3，P3
N4，P4
N5，P5
N6，P6
N7，P7
DB1[0]P/DB1[
端口 1 正/负数据输入
0]N
位0
DB1[1]P/DB1[
端口 1 正/负数据输入
1]N
位1
DB1[2]P/DB1[
端口 1 正/负数据输入
2]N
位2
DB1[3]P/DB1[
端口 1 正/负数据输入
3]N
位3
DB1[4]P/DB1[
端口 1 正/负数据输入
4]N
位4
DB1[5]P/DB1[
端口 1 正/负数据输入
5]N
位5
DB1[6]P/DB1[
端口 1 正/负数据输入
6]N
位6
DB1[7]P/DB1[
端口 1 正/负数据输入
7]N
位7
DB1[8]P/DB1[
端口 1 正/负数据输入
8]N
位8
DB1[9]P/DB1[
端口 1 正/负数据输入
9]N
位9
DB1[10]P/DB1
端口 1 正/负数据输入
[10]N
位 10
DB1[11]P/DB1
端口 1 正/负数据输入
[11]N
位 11
DB1[12]P/DB1
端口 1 正/负数据输入
[12]N
位 12
DB1[13]P/DB1
端口 1 正/负数据输入
[13]N
位 13
DB0[0]P/DB0[
端口 0 正/负数据输入
0]N
位0
DB0[1]P/DB0[
端口 0 正/负数据输入
1]N
位1
DB0[2]P/DB0[
端口 0 正/负数据输入
2]N
位2
DB0[3]P/DB0[
端口 1 正/负数据输入
3]N
位3
DB0[4]P/DB0[
端口 1 正/负数据输入
4]N
位4
DB0[5]P/DB0[
端口 1 正/负数据输入
5]N
位5
DB0[6]P/DB0[
端口 1 正/负数据输入
6]N
位6
数字
I
0.825V~1.5
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
11
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CBM97D39
GG
14bit 2.5G 单通道 DAC
N8，P8
N9，P9
N10，P10
N11，P11
N12，P12
N13，P13
N14，P14
DB0[7]P/DB0[
端口 1 正/负数据输入
7]N
位7
DB0[8]P/DB0[
端口 1 正/负数据输入
8]N
位8
DB0[9]P/DB0[
端口 1 正/负数据输入
9]N
位9
DB0[10]P/DB0
端口 1 正/负数据输入
[10]N
位 10
DB0[11]P/DB0
端口 1 正/负数据输入
[11]N
位 11
DB0[12]P/DB0
端口 1 正/负数据输入
[12]N
位 12
DB0[13]P/DB0
端口 1 正/负数据输入
[13]N
位 13
数字
I
0.825V~1.5
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
1.25GSPS
/
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
数字
I
0.825V~1.5
75V
12
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CBM97D39
GG
14bit 2.5G 单通道 DAC
典型性能特征
普通模式输出
除非特殊说明，IOUTFS = 20 mA，标准电源，25°C。
图 3 单音信号频谱，fOUT=91MHz，fDAC=2.4GSPS
-150
-152
-154
-156
-158
-160
-162
-164
-166
-168
-170
0
200
400
600
800
1000
1200
图 4 单音信号 NSD 随 fOUT 变化曲线
13
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CBM97D39
GG
14bit 2.5G 单通道 DAC
-40
0dBFS
-3dBFS
-6dBFS
-50
-60
-70
-80
-90
0
200
400
600
800
1000
1200
图 5 不同数字功率输入时 SFDR 随 fOUT 变化曲线
-40
0dBFS
-3dBFS
-6dBFS
-50
-60
-70
-80
-90
0
200
400
600
800
1000
1200
图 6 不同数字功率输入时二次谐波 SFDR 随 fOUT 变化曲线
100
-0.5dBFS
-3dBFS
-6dBFS
90
80
70
60
50
40
0
200
400
600
800
1000
1200
图 7 不同数字功率输入时 IMD 随 fOUT 变化曲线
14
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GG
14bit 2.5G 单通道 DAC
-40
0dBFS
-3dBFS
-6dBFS
-50
-60
-70
-80
-90
0
200
400
600
800
1000
1200
图 8 不同数字输入时三次谐波 SFDR 随 fOUT 变化曲线
-40
-50
-60
-70
-40Deg
25Deg
-80
125Deg
-90
0
200
400
600
800
1000
1200
图 9 不同温度条件下 SFDR 随 fOUT 变化曲线
-154
-156
NSD(dBm/Hz)
-158
-160
-162
125Deg
-164
25Deg
-166
-40Deg
fout(MHz)
-168
0
200
400
600
800
1000
1200
图 10 不同温度条件下 NSD 随 fOUT 变化曲线
15
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GG
14bit 2.5G 单通道 DAC
-40
0dBFS
-3dBFS
-6dBFS
-50
-60
-70
-80
-90
0
200
400
600
800
1000
1200
图 11 不同数字满量程时三次谐波 SFDR 随 fOUT 变化曲线
-40
-40Deg
25Deg
125Deg
-50
-60
-70
-80
-90
0
200
400
600
800
1000
1200
图 12 不同温度时单音信号 SFDR 随 fOUT 变化曲线
0
-10
-20
-30
-40
-50
-60
-70
-80
-90
-100
125Deg
25Deg
IMD(dBc)
-40Deg
fout(MHz)
0
200
400
600
800
1000
1200
图 13 不同温度时 IMD 随 fOUT 变化曲线
16
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14bit 2.5G 单通道 DAC
混频模式输出
除非特殊说明 fDAC=2.4GSPS，IOUTFS = 20 mA，标准电源，25°C。
图 14 单音信号频谱，fOUT=2.31GHz，fDAC=2.4GSPS
0
SFDR(dBc)
-10
-20
-30
-40
-50
-60
1200
1400
1600
1800
fout(MHz)
2000
2200
2400
图 15 混频模式下 2.4GSPS 时，SFDR 随 fOUT 变化曲线
17
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14bit 2.5G 单通道 DAC
图 16 混频模式下单音信号频谱，fOUT=1.31GHz，fDAC=2.4GSPS
0
-10
IMD(dBc)
-20
-30
-40
-50
-60
-70
-80
1200
1400
1600
1800
2000
2200
2400
fout(MHz)
ACLR(dBc)
图 17 混频模式下 2.4GSPS 时 IMD 随 fOUT 变化曲线
-40
-45
-50
-55
-60
-65
-70
-75
-80
-85
-90
1700
1st ADJ CH
2nd ADJ CH
1800
1900
2000
fout(MHz)
2100
2200
2300
图 18 fDAC=2457MSPS 时，单音信号 WCDMA ACLR 随 fOUT 变化曲线
18
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14bit 2.5G 单通道 DAC
串行控制（SPI）寄存器
CBM97D39 集成了可编程控制寄存器，用于控制器件的工作模式、状态等等一系列功能。
有关寄存器的详细描述，请参考表 8。
复位
CBM97D39 内部有上电复位的功能，在使用过程中，推荐用户在上电后进行一次硬件或
软件复位操作。软件复位通过寄存器 0x00 实现，有关软件复位的详细操作，请参考表 8 中有
关该寄存器的详细描述。硬件复位是通过向 RESET 管脚（管脚 F14）加一个最小脉宽为 40ns
的高电平脉冲来实现。不用的时候，硬件复位管脚 RESET 需要连接到地。
SPI 操作
CBM97D39 的 SPI 包括串口时钟信号（SCLK），串口使能信号（/CS），串口数据输入/输
出信号（SDIO）和串口数据输出信号（SDO）组成。串口兼容 3 线和 4 线模式，接口电平 3.3V。
上电复位后，缺省状态为 4 线模式。可以通过设置 SDIO_DIR（寄存器 0x00，比特 7）为‘1’
来实现 3 线 SPI 接口，
这时 SDIO 为双向数据线，而 SDO 为高阻态。SCLK 的最大频率为 20MHz。
SPI 指令格式
表 7：SPI 指令格式
MSB
LSB
17
16
15
14
13
12
11
10
R/W
A6
A5
A4
A3
A2
A1
A0
SPI 每次的读和写操作都有伴随着一个 8 位的指令头。最高位是 R/W 标识位，
‘1’对应
读操作，
‘0’对应写操作，位 6 ~ 位 0 描述数据传输时的寄存器地址。读和写操作时 8 比特
数据都紧跟着指令头。对写操作，在每个传输字节写入最后一位后寄存器立刻有效。片选信
号（/CS）可以在每 8 位的序列（除了最后一个字节）后拉升为高电平来停止总线操作。/CS
当为低时，串行传输继续。在非字节边界停止总线操作会复位 SPI 口。
CBM97D39 可以支持最高位（MSB）优先和最低位（LSB）优先两种数据传输方式，其
数据格式如图 19 所示，可通过 SDIO_DIR 位（寄存器 0x00 比特 7）来选择，上电复位后默认
为 MSB 优先的数据格式。
19
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14bit 2.5G 单通道 DAC
图 19 SPI 串口时序，MSB 优先（上图）和 LSB 优先（下图）
SPI 端口的 3 线写操作的时序如图 20，3 线读操作的时序如图 21，4 线读写时序如图 22。
图 20 3 线 SPI 写操作时序
图 21 3 线 SPI 读操作时序
图 22 4 线 SPI 读操作时序
20
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14bit 2.5G 单通道 DAC
SPI 寄存器
表 8：寄存器说明（N/A=不可用）
Hex
名称
地
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
缺省值
00
SDIO_DIR
LSB/MSB
Reset
N/A
N/A
N/A
N/A
N/A
0x00
01
N/A
N/A
N/A
N/A
02
N/A
N/A
03
N/A
N/A
04
N/A
N/A
址
Mode
PowerDown
CNT_
CLK_DIS
IRQ_EN
IRQ_RE
Q
LVDS_
LVDS_
DRVR_PD
RCVR_PD
N/A
N/A
CLKGEN_P
D
N/A
CLK_
DAC_
RCVR_PD
BIAS_PD
REC_CNT_
MU_CNT_
CLK
CLK
SYNC_
SYNC_
MU_LST_E
MU_LCK_E
RCV_
RCV_
LST_EN
LCK_EN
N
N
LST_EN
LCK_EN
SYNC_
SYNC_
MU_LST_IR
MU_LCK_I
RCVLST_IR
RCVLCK_IR
LST_IRQ
LCK_IRQ
Q
RQ
Q
Q
0x00
0x03
0x00
0x00
RSVD
05
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
FSC_1
06
FSC[7]
FSC[6]
FSC[5]
FSC[4]
FSC[3]
FSC[2]
FSC[1]
FSC[0]
0x00
FSC_2
07
Sleep
N/A
N/A
N/A
N/A
N/A
FSC[9]
FSC[8]
0x02
08
N/A
N/A
N/A
N/A
N/A
N/A
DAC_DEC[1
DAC_DEC[0
]
]
N/A
N/A
N/A
N/A
DEC_
CNT
RSVD
LVDS_
CNT
DIG_
STAT
LVDS_
STAT1
LVDS_
STAT2
09
0A
0B
0C
0D
N/A
N/A
LVDS_REG[
LVDS_REG[
7]
6]
HNDOFF_
Fall[3]
SUP/HLD_
Edge1
HNDOFF_C
N/A
LVDS_Bias[
1]
0]
N/A
N/A
N/A
HNDOFF_
HNDOFF_
HNDOFF_
HNDOFF_
HNDOFF_
HNDOFF_
HNDOFF_
Fall[2]
Fall[1]
Fall[0]
Rise[3]
Rise[2]
Rise[1]
Rise[0]
N/A
DCI_ PHS3
DCI_ PHS1
DCI_PRE_
DCI_PRE_
DCI_PST_
DCI_PST_
PH2
PH0
PH2
PH0
LVDS1_HI
LVDS1_LO
LVDS0_HI
LVDS0_LO
RNDM/0
SUP/HLD_
SUP/HLD_
SYNC_
SYNC_
SYNC
Edge0
SAMP1
SAMP0
HK_RST
N/A
N/A
LVDS_Bias[
0x00
0x00
RNDM
RNDM
RSVD
0E
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
RSVD
0F
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
LVDS_
REC_
10
CNT1
LVDS_
REC_
11
CNT2
LVDS_
REC_
12
CNT3
SYNC_
SYNC_
SYNC_
SYNC_
FLG_RST
LOOP_ON
MST/SLV
CNT_ENA
SMP_DEL[1
SMP_
FINE_ DEL_
FINE_ DEL_
FINE_DEL_
FINE_DEL_
RCVR_
RCVR_
]
DEL[0]
MID[3]
MID[2]
MID[1]
MID[0]
GAIN[1]
GAIN[0]
13
REC_
14
CNT5
LVDS_
REC_
15
CNT6
LVDS_
REC_
16
RCVR_
RCVR_
LOOP_ON
CNT_ENA
SMP_
SMP_
SMP_
SMP_
SMP_
SMP_
SMP_
]
DEL[8]
DEL[7]
DEL[6]
DEL[5]
DEL[4]
DEL[3]
DEL[2]
DCI_DEL[3]
CNT4
LVDS_
RCVR_
FLG_RST
SMP_DEL[9
LVDS_
REC_
N/A
DCI_
DCI_
DCI_
FINE_DEL_
FINE_DEL_
FINE_DEL_
FINE_DEL_
DEL[2]
DEL[1]
DEL[0]
SKW[3]
SKW[2]
SKW[1]
SKW[0]
CLKDIVPH[
CLKDIVPH[
DCI_
DCI_
DCI_
DCI_
DCI_
DCI_
1]
0]
DEL[9]
DEL[8]
DEL[7]
DEL[6]
DEL[5]
DEL[4]
SYNC_
SYNC_
SYNCOUT_
SYNCOUT_
GAIN[1]
GAIN[0]
PH[1]
PH[0]
LCKTHR[3]
LCKTHR[2]
LCKTHR[1]
LCKTHR[0]
SYNCO_
SYNCO_
SYNCO_
SYNCO_
SYNCO_
SYNCO_
SYNCO_
DEL[6]
DEL[5]
DEL[4]
DEL[3]
DEL[2]
DEL[1]
DEL[0]
N/A
21
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0x42
0xDD
0x29
0x71
0x0A
0x42
0x00
CBM97D39
GG
14bit 2.5G 单通道 DAC
CNT7
LVDS_
REC_
17
CNT8
LVDS_
REC_
18
CNT9
LVDS_
REC_
19
STAT1
LVDS_
REC_
SYNCSH_
N/A
N/A
N/A
N/A
N/A
N/A
N/A
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
DEL[8]
DEL[7]
DEL[6]
DEL[5]
DEL[4]
DEL[3]
DEL[2]
DEL[1]
SMP_DEL[1
SMP_DEL[0
SMP_
SMP_
SMP_
SMP_
]
]
N/A
N/A
FINE_
FINE_
FINE_
FINE_
DEL[3]
DEL[2]
DEL[1]
DEL[0]
DEL[0]
SMP_DEL[9
SMP_
SMP_
SMP_
SMP_
SMP_
SMP_
SMP_
]
DEL[8]
DEL[7]
DEL[6]
DEL[5]
DEL[4]
DEL[3]
DEL[2]
1B
DCI_DEL[1]
DCI_DEL[0]
N/A
N/A
SYNCOUT
SYNCOUT
CLKDIV
CLKDIV
PH[1]
PH[0]
PH[1]
PH[0]
1C
DCI_DEL[9]
1A
STAT2
LVDS_
REC_
STAT3
LVDS_
REC_
REC_
1D
STAT5
1E
REC_
1F
STAT7
LVDS_
REC_
20
STAT8
LVDS_
REC_
21
STAT9
CROSS_
CNT1
CROSS_
CNT2
PHS_
DET
MU_
DUTY
MU_
CNT1
MU_
CNT2
MU_
CNT3
MU_
CNT4
MU_
STAT1
ANA_ST
AT
22
23
0x29
0xC0
DCI_
DCI_
DCI_
DCI_
DCI_
DCI_
DEL[7]
DEL[6]
DEL[5]
DEL[4]
DEL[3]
DEL[2]
FINE_DEL_
FINE_DEL_
FINE_DEL_
FINE_DEL_
FINE_DEL_
FINE_DEL_
FINE_DEL_
FINE_DEL_
PST[3]
PST[2]
PST[1]
PST[0]
PRE[3]
PRE[2]
PRE[1]
PRE[0]
SYNCO_
SYNCO_
SYNCO_
SYNCO_
SYNCO_
SYNCO_
SYNCO_
DEL[6]
DEL[5]
DEL[4]
DEL[3]
DEL[2]
DEL[1]
DEL[0]
N/A
N/A
N/A
N/A
N/A
N/A
N/A
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
SYNCSH_
DEL[8]
DEL[7]
DEL[6]
DEL[5]
DEL[4]
DEL[3]
DEL[2]
DEL[1]
RCVR_LST
RCVR_LCK
0x00
0x00
N/A
STAT6
LVDS_
0xC7
DCI_
LVDS_
REC_
0x00
DEL[8]
STAT4
LVDS_
0x00
SYNCSH_
DEL[0]
SYNC_
SYNC_
SYNC_
TRK_ON
INIT_ON
LST_LCK
N/A
N/A
N/A
N/A
N/A
N/A
CMP_BST
POS/NEG
ADJ[5]
Slope
Mode[1]
SRCH_MO
SRCH_MO
DE [1]
DE[0]
MUDEL[7]
CROSS_CTR
L[5]
24
N/A
25
DUTYAUTO
0x29
0x86
0x00
0x00
0x00
RCVR_
RCVR_
TRK_ON
FE_ON
DUTY_EN
N/A
N/A
N/A
N/A
CROSS_CTR
CROSS_CTR
CROSS_CTR
CROSS_CTR
CROSS_CTR
L[4]
L[3]
L[2]
L[1]
L[0]
Bias[3]
Bias[2]
Bias[1]
Bias[0]
0x00
ADJ[4]
ADJ[3]
ADJ[2]
ADJ[1]
ADJ[0]
0x00
Mode[0]
Read
Gain[1]
Gain[0]
Enable
0x42
SET_PHS[4]
SET_PHS[3]
SET_PHS[2]
SET_PHS[1]
SETPHS[0]
0x40
MUDEL[6]
MUDEL[5]
MUDEL[4]
MUDEL[3]
MUDEL[2]
MUDEL[1]
0x00
Retry
CONTRST
Guard[4]
Guard[3]
Guard[2]
Guard[1]
Guard[0]
0x0B
SYNC_LCK
PHS_DET
AUTO_EN
0x00
MU_
_EN
26
N/A
27
MUDEL[0]
28
MUDEL[8]
29
SEARCH_T
OL
2A
N/A
N/A
N/A
N/A
N/A
N/A
MU_LOST
MU_LKD
0x00
2B
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
22
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CBM97D39
GG
14bit 2.5G 单通道 DAC
RSVD
2C
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
32
HDRM[7]
HDRM[6]
HDRM[5]
HDRM[4]
HDRM[3]
HDRM[2]
HDRM[1]
HDRM[0]
0xCA
33
N/A
N/A
N/A
N/A
N/A
N/A
MSEL[1]
MSEL[0]
0x03
RSVD
34
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
N/A
PART ID
35
ID[7]
ID[6]
ID[5]
ID[4]
ID[3]
ID[2]
ID[1]
ID[0]
0x20
ANA_
CNT1
ANA_
CNT2
SPI 端口配置和软件复位寄存器
表 9：SPI 端口配置和软件复位寄存器
地址（十
六进制）
名称
位
R/W
默认值
注释
0x00
SDIO_DIR
7
R/W
0
0=4 线 SPI，1=3 线 SPI。
LSB/MSB
6
R/W
0
0=MSB 优先，1=LSB 优先。
Reset
5
R/W
0
推荐在对其他 SPI 寄存器的默认值进行修改
之前进行软件复位。置 1 时将所有寄存器（除
了 0x00）设置为默认值。置 0 时为正常状态，
允许用户对寄存器进行读写操作。
LVDS 接口和 DAC 断电控制寄存器
表 10：LVDS 接口和 DAC 断电控制寄存器
地址（十
六进制）
名称
比特
R/W
默认值
注释
0x01
LVDS_DRVR_PD
5
R/W
0
LVDS_RCVR_PD
4
R/W
0
LVDS 驱动/接收机和 DAC 的断电。
0=使能，1=关闭。
CLK_PCVR_PD
1
R/W
0
DAC_BIAS_PD
0
R/W
0
控制器时钟使能寄存器
表 11：内部时钟使能寄存器
地址（十
六进制）
名称
位
R/W
默认值
0x02
CLKGEN_PD
3
R/W
0
内部时钟分配使能
0=使能，1=关闭。
REC_CNT_CLK
1
R/W
1
MU_CNT_CLK
0
R/W
1
LVDS 接收机和 Mu 控制器时钟使能
0=关闭，1=使能。
注释
中断请求（IRQ）使能/状态
表 12：中断请求（IRQ）使能/状态寄存器
地址（十
六进制）
名称
位
R/W
默认值
注释
0x03
SYNC_LST_EN
5
W
0
SYNC_LCK_EN
4
W
0
该寄存器使 sync、mu 和 LVDS Rx 控制器可
以更新它们在寄存器 0x04 中对应的 IRQ
23
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14bit 2.5G 单通道 DAC
0x04
MU_LST_EN
3
W
0
MU_LCK_EN
2
W
0
RCV_LST_EN
1
W
0
RCV_LCK_EN
0
W
0
SYNC_LST_IRQ
5
R
0
SYNC_LCK_IRQ
4
R
0
MU_LST_IRQ
3
R
0
MU_LCK_IRQ
2
R
0
RCV_LST_IRQ
1
R
0
RCV_LCK_IRQ
0
R
0
状态比特位，寄存器 0x04 定义了是锁定
状态（LCK）还是失锁状态（LST）
。
0=关闭（复位状态位）
，
1=使能。
该寄存器指示控制器的状态。对 LCK_IQR
比特：0=失锁，1=锁定。对 LST_IQR 比特：
0=未失锁，1=未锁定。注意，如果控制器
IRQ 功能使能，则寄存器 0x03 中的相对应
的中断控制位需要先写 0 来复位，然后写
1 来使能。
DAC 满量程电流设置（IOUTFS）和睡眠控制寄存器
表 13：DAC 满量程电流设置（IOUTFS）和睡眠控制寄存器
地址（十
六进制）
名称
位
R/W
默认值
注释
0x06
FSC_1
[7:0]
R/W
0x00
0x07
FSC_2
[1:0]
R/W
0x02
设置 DAC 的 IOUTFS 在 8mA 到 31mA 之间（默认
值 为 20mA ）。 IOUTFS=0.0226×FSC[9:0]+8.58 ，
FSC=0~1023。
Sleep
7
R/W
0= DAC 输出使能，1=DAC 输出关闭（睡眠）
DAC 四相-开关工作模式寄存器
表 14：DAC 四相-开关工作模式寄存器
地址（十
六进制）
名称
位
R/W
默认值
0x08
DAC-DEC
[1:0]
R/W
0x00
注释
0x00=普通基带模式
0x01=归零模式
0x02=混频模式
DCI 相位调整状态
表 15： DCI 相位调整状态寄存器
地址（十
六进制）
名称
位
R/W
默认值
注释
0x0C
DCI_PRE_PH0
2
R
0
0=DCI 上升沿在相位 0 的 PRE 延迟信号采样
沿之后，1=DCI 上升沿在相位 0 的 PRE 延迟
信号采样沿之前
DCI_PST_PH0
0
R
0
0=DCI 上升沿在相位 0 的 POST 延迟信号采样
沿之后，1=0=DCI 上升沿在相位 0 的 POST
延迟信号采样沿之前
SYNC_IN 相位调整状态
表 16：SYNC_IN 相位调整状态寄存器
地址（十
名称
位
R/W
默认值
注释
24
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14bit 2.5G 单通道 DAC
六进制）
0x0D
SYNC_IN_PH90
5
R
0
0=SYNCIN 上升沿在 Phase90 采样沿之后
1=SYNCIN 上升沿在 Phase90 采样沿之前
SYNC_IN_PH0
4
R
0
0=SYNCIN 上升沿在 Phase0 采样沿之后
1=SYNCIN 上升沿在 Phase0 采样沿之前
数据接收控制寄存器配置
表 17：数据接收控制寄存器配置
地址（十
六进制）
名称
位
R/W
默认
值
0x10
SYNC_FLG_RST
7
W
0
Sync 控制器标志位复位。写 1 后再写 0 复
位标志位。
SYNC_LOOP_ON
6
R/W
1
0=关闭，1=使能。只有主触发器的使能。
使能时，主触发器不再锁住，当 sync 控制
器产生一个 IRQ 时，便自动开始搜索/跟踪
流程。
SYNC__MST/SLV
5
R/W
0
Sync 控制器配置。0=从触发器，1=主触发
器。
SYNC_CNT_ENA
4
R/W
0
Sync 控制器使能。0=关闭，1=使能。
RCVR_FLG_RST
2
W
0
数据接收机控制器标志位复位。写 1 后再
写 0 复位标志位。
RCVR_LOOP_ON
1
R/W
1
0=关闭，1=使能。使能时，当数据接收机
控制器产生一个 IRQ 中断时，不再锁住，
自动开始搜索/跟踪流程。
RCVR_CNT_ENA
0
R/W
0
数据接收机控制器使能。0=关闭，1=使能。
注释
数据接收机控制器_数据采样延时值寄存器
表 18：数据接收机控制器_数据采样延时值寄存器
地址（16 进
制）
名称
位
R/W
默认
值
0x11
SMP_DEL[1:0]
[7:6]
R/W
11
0X12
SMP_DEL[9:2]
[7:0]
R/W
0X25
注释
控制器使能：10 比特值（最大值 332）
代表延迟线的起始值，该值被状态机用
来 对 输 入数 据 进行 采 样。 缺 省值 为
167， 表示位于延迟线的中点。控制器
关闭时，该寄存器为实际延迟线的值。
数据和 SYNC 接收机控制器_DCI 延时值/窗口和相位切换寄存器
表 19：数据和 SYNC 接收机控制器_DCI 延时值/窗口和相位切换寄存器
地址（十
六进制）
名称
位
R/W
默认值
注释
0x13
DCI_DEL[3:0]
[7:4]
R/W
0111
参考寄存器 0x14 的 DCI_DEL 描述。
FINE_DEL_SKEW
[3:0]
R/W
0001
4 比特的值设置 DCI PRE 和 POST 采
25
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14bit 2.5G 单通道 DAC
样时钟的差值（窗口）。默认值 1
为窄窗口。
CLKDIVPH[1:0]
[7:6]
R/W
00
内部除 4 电路的相关相位。这个特
性允许以 90°为增量（每加 1）的
相位切换，拓展 Rx 控制器的时钟
锁存范围从 0.8GPSP 到 1.6GPSP（只
有在 sync 控制器关闭时才有效）
。
DCI_DEL[9:4]
[5:0]
R/W
001010
控制器使能时：10 比特值（最大
为 332）表示采样 DCI 输入的状态
机的延迟线的初始值。默认值 167
表示为延迟线的中点。控制器关闭
时：寄存器的值为延迟线的真实
值。
SYNC GAIN[1:0]
[7:6]
R/W
00
设置 sync 跟踪增益（最优值为 1）
。
SYNCOUT_PH[1:0]
[5:4]
R/W
00
当前 SYNC_OUT 相位选择的读回
值。
LCKTHR[3:0]
[3:0]
R/W
0000
设置采样和 DCI 延时之间的锁定差
值（最优值为 2）
。
0x16
SYNCO_DEL[6:0]
[6:0]
R/W
0x00
当 sync 控制器关闭时设置 sync 输
出延迟值；反之，当 sync 使能时，
代表的是 sync 输出延迟值的读取
状态。
0x17
SYNCSH_DEL[0]
[7]
R/W
0x00
当 sync 控制器关闭时设置 sync 的
建立和保持延迟值；反之，当 sync
使能时，代表的是 sync 建立和保
持值的读取状态。
0x18
SYNCSH_DEL[8:1]
[7:0]
R/W
0x00
当 sync 控制器关闭时设置 sync 的
建立和保持延迟值；反之，当 sync
使能时，代表的是 sync 建立和保
持值的读取状态。
0x14
0x15
数据接收机控制器_延迟线状态和 SYNC 控制器 SYNC_OUT 状态寄存器
表 20：数据接收机控制器_延迟线状态和 SYNC 控制器 SYNC_OUT 状态寄存器
地址（十
六进制）
名称
位
R/W
默认
值
0x19
SMP_DEL[1:0]
[7:6]
R
00
0x1A
SMP_DEL[9:2]
[7:0]
R
0x00
0x1B
SYNCOUT_PH[1:0]
3:2
R
00
CLKDIV PH[1:0]
1:0
R
00
DCI_DEL[1:0]
[7:6]
R
00
DCI_DEL[9:2]
[7:0]
R
0x00
0x1C
注释
寄存器中数据表示的是在 DCI 和状态
机完成搜索进入跟踪态后由数据接收
控制器（使能时）确定的数据延迟线
的真实值。注意这些值应该相等。
SYNCOUT_PH 提供相位多选器的相位
状态（0/90/180/270）
，CLKDIVPH 提供
数据接收控制器（寄存器 0x14）的相
位状态。
26
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SYNC 和数据接收机控制器锁定/跟踪状态寄存器
表 21： SYNC 和数据接收机控制器锁定/跟踪状态寄存器
地址（十
六进制）
名称
位
R/W
默认
值
0x21
SYNC_TRK_ON
7
R
0
SYNC_LST
5
R
0
SYNC_LCK
4
R
0
RCVR_TRK_ON
3
R
0
RCVR_LST
1
R
0
RCVR_LCK
0
R
0
注释
SYNC_TRK_ON，RCVR_TRK_ON：
0=跟踪未建立，1=跟踪已建立。
SYNC_LCK，RCVR_LCK：
0=控制器未锁定，1=控制器已锁定。
SYNC_LST，RCVR_LST：
0=未失锁，1=在某点已失锁。
CLK 接收机控制寄存器
表 22：CLK 接收机控制寄存器
地址（十
六进制）
名称
位
R/W
默认值
注释
0x22
DUTY_EN
4
R/W
0
1=时钟占空比控制环路工作（推荐）
0=时钟占空比控制环路不工作
0x23
CROSS_AUTO_B
7
R/W
0
1=时钟交叉点控制在没有检测到信
号时也工作
0=时钟交叉点控制在检测到信号时
才工作（推荐）
CROSS_ON
4
R/W
0
1=时钟交叉点控制环路工作（推荐）
0=时钟交叉点控制环路不工作
CROSS_DIR
3
R/W
0
1=时钟交叉点调低（推荐）
0=时钟交叉点调高
CROSS_OFFSET
[2:0]
R/W
000
111=时钟交叉点调整幅度最大（推
荐）
000=时钟交叉点调整幅度最小
MU 控制器配置和状态寄存器
表 23：MU 控制器配置和状态寄存器
地址（十
六进制）
名称
位
R/W
默认值
注释
0x24
CMP_BST
5
R/W
0
PHS_DET
AUTO_EN
4
R/W
0
相位检测器使能和偏置提升的控制位。
建议设为 1 以使能该功能。
0x25
MU_DUTY
AUTO_EN
7
R/W
0
Mu 控制器占空比调整使能位。建议设
为 1 使能该功能。
0x26
Slope
6
R/W
1
Mu 控制器相位坡度锁定。0=负的坡度，
1=正的坡度。最优设定参考表 28.
Mode[1:0]
[5:4]
R/W
00
设置 mu 控制器的工作模式。00=搜索
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14bit 2.5G 单通道 DAC
并跟踪（推荐模式），01=只搜索，10=
跟踪。
0x27
0x28
0x29
0x2A
Read
3
R/W
0
设置为 1 时读取 Mu 延迟线的当前值。
Gain[1:0]
[2:1]
R/W
01
设置 mu 控制器的跟踪增益。推荐使用
默认的 01 值。
Enable
0
R/W
0
1=使能 mu 控制器，
0=关闭 mu 控制器。
MUDEL[0]
7
R/W
0
9 比特 MUDEL 的最低位
SRCH_MODE[1:
0]
[6:5]
R/W
0
设置 mu 控制器搜索最优 mu 延迟线设
置的初始方向（从初始 MUDEL 设置开
始），该最优 mu 延迟线设置与期望的
相位/坡度设置（即 SET_PHS 和 Slope）
相关。00=向下，01=向上，10=向下/向
上（推荐设置）。
SET_PHS[4:0]
[4:0]
R/W
0
设置 mu 控制器锁定的目标相位，最大
值为 16。最优化设置参考表 28。
MUDEL[8:1]
[7:0]
W
0x00
当使能（寄存器 0x26 的比特 0）设置为
0 时，该 9 比特值代表 mu 延迟的值。
注意最大值为 432。当使能设置为 1 时，
该值代表控制器开始搜索的 mu 延迟
值。推荐将这个值设为延迟线中点 216.
R
0x00
当读取（寄存器 0x26 比特 3）设为 1
时，使能为 0 时读回值为写入寄存器的
值，使能为 1 时读回值为 mu 控制器锁
定的值。
SEARCH_TOL
7
R/W
0
0=不精确（可以在期望的相位两个值中
间找到一个相位），1=找到期望的精确
相位（最优设置）。
Retry
6
R/W
0
0=如果找不到正确值则停止，1=如果找
不到正确值则重试。
CONTRST
5
R/W
0
当找不到期望相位时，控制控制器是复
位还是继续。0=继续（最优设置），1=
复位。
Guard[4:0]
4
R/W
01011
在 mu 延迟线的开始和结尾间设置警戒
带，只有在警戒带外找不到可用相位时
才进入警戒带（最优值是十进制 11 或
0x0B）
。
MU_LST
1
R
0
0=mu 控制器未失锁，
1=mu 控制器失锁。
MU_LKD
0
R
0
0=mu 控制器未锁定，
1=mu 控制器锁定。
器件标识寄存器
28
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14bit 2.5G 单通道 DAC
表 24 器件标识寄存器
地址（十
六进制）
名称
比特
R/W
默认
值
0x35
PART_ID
[7:0]
R
0x20
注释
器件识别号
工作说明
LVDS 数据接收
CBM97D39 采用双路 14 位 LVDS 的 DDR 数据接口 DB0 和 DB1，支持的总输入数据率为
1.6GSPS 到 2.5GSPS。
接口信号必须保证数据上升、下降沿对齐，且主机需提供与数据同步的频率为 FDAC/4 数
据时钟输入（DCI）
。数据采用上升、下降双沿传输（DDR 模式）
，数据格式为偏移二进制格式。
图 23 为处理器与 CBM97D39 之间的接口示意图。
图 23 外部处理器与 CBM97D39 的接口示意图
CBM97D39 内部数据接收器产生一个与 DCI 相移 90°的时钟对输入数据进行采样。图 24
为推荐的接口时序。DCI 时钟和输入数据一样，必须保证尽可能低的抖动、偏移和码间干扰。
为了保证 DCI 和数据的一致性，主机需要产生一个 010101…的数据当作 DCI 信号。为了尽可
能保证数据接收机的稳定性，DCI 和数据的眼图窗口必须充分张开。为了降低各位之间的延
迟失配，在 PCB 电路设计时需要保证每一位的差分阻抗匹配。
29
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CBM97D39
GG
14bit 2.5G 单通道 DAC
图 24 LVDS 数据口定时需求
所有数据相对 DCI 所允许的最大偏差和抖动如下：
MaxSkew + Jitter = Period(ns) − ValidWindow(ps) − Guard
= 800 ps − 344 ps − 100 ps
= 356 ps
在图 24 中 tVALID 代表 ValidWindow（ps）
，tGUARD 代表 Guard。最小的 LVDS 有效窗为 344ps，防
护区推荐为 100ps。因此，在最大工作频率 2.5GSPS 下，FPGA 和 PCB 上最大允许的位偏差加
抖动为 356ps。
为方便实现与主处理器之间的同步， CBM97D39 提供了一个和 DCI 同频（FDAC/4）的数
据时钟输出 DCO。DCO 由单独的时钟分频器产生，它与数据接收器收到的 FDAC/4 时钟之间的
相位关系在每次上电后都是不确定的，这会有±2 个 DACCLK 延迟偏差，因此在敏感场合下必
须考虑同步控制。
主机的 DCO 和 DCI 之间的最大偏差受到制造工艺和实现的影响，另外，由于温度和供电
电压的变化也会带来最高到 30%的偏差。当数据接收机中的延时链锁定后，其可容忍的延时
差为±1.5ns。
图 25 为 CBM97D39 内部的延迟锁定环结构，用来保证主机和 CBM97D39 之间的数据
传递。电路产生一个与 DCI 差 90°的时钟来采样数据，从而保证采样时钟处于数据中央（假
设 DCI 和 DBx[13：0]延迟匹配）。
图 25 数据接收控制框图
数据接收完成后， CBM97D39 利用 FIFO 来将数据传递到 DAC。为了跟踪两个时钟域之
30
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14bit 2.5G 单通道 DAC
间相位变化，需要将数据接收器设置到跟踪模式（寄存器 0X10，位 1 和位 0）
。跟踪模式下
通过两个内部时钟（PRE 和 PST）在一个很窄的窗口内对 DCI 采样，保证采样时钟跟踪 DCI
的变化，如图 26 所示。
图 26 Pre 延时时钟和 Pst 延时时钟采样图
对 DCI 的采样结果可以通过读取 DCI_PRE_PH0（寄存器 0X0C，位 2）和 DCI_PST_PH0（寄
存器 0X0C，位 0）的值得到。如果延迟设置正确，DCI_PRE_PH0 应为 0，DCI_PST_PH0 应为 1。
这些状态可能会因为时钟抖动超出窗口宽度而发生瞬间切换，因而控制器平均了多次状态结
果来避免这个问题。窗口宽度（FINE_DEL_SKEW）通过寄存器 0x13（位[3:0]）设置，其最大
值 180ps，分辨率为 12ps。推荐初始时偏差设置为 36ps（寄存器 0x13=0x72）。偏差的设定同
样影响着控制环路的速度，更严格的控制会导致更长的响应时间。
数据接收机初始化
上电复位后，需要将数据接收机通过 SPI 初始化并设置为跟踪模式，推荐初始化步骤如
下：
1． 设定 FINE_DEL_SKEW 为 2，以获得更大的 DCI 采样窗口（寄存器 0x13=0x72）。默认的
DCI_DEL 和 SMP_DEL 设定 167 为最优值；
2． 芯片使能前先关闭控制器（寄存器 0x10=0x00）
；
3． 分两步使能 Rx 控制器：先设置寄存器 0x10=0x02，然后设置寄存器 0x10=0x03；
4． 等待 135000 个时钟周期；
5． 读回寄存器 0x21，并确认等于 0x05，从而保证 DLL 环路锁定和跟踪；
6． 在低于 1.6GSPS 时钟的条件下，需要执行该步骤。读回 DCI_DEL 的值，确定其处于用户
定义的跟踪保护带内。如果不是，将 CLKDIVPH 设为 1（寄存器 0x1，位[7:6]）
，回到步骤
2。
一旦在 SPI 初始化中开启数据接收机控制器，控制器就进入搜索模式，通过自动调整采
样 DCI 和数据输入的时钟的延迟，来寻找与 DCI 时钟最近的上升沿（相对内部 FDAC/4 时钟）。
状态机从 DCI_DEL 初始值开始搜索。首先搜索 DCI_DEL 上方第一个上升沿，再搜索 DCI_DEL
下方第一个上升沿。状态机从中选择一个最近的上升沿，并进入跟踪模式。建议使用 DCI_DEL
和 SMP_DEL 默认的中间刻度延迟值（十进制 167），这样能保证选择的边沿始终最接近延迟
线的中点，从而能提供更大范围的搜索延时调节量并避免控制器失锁。
内部时钟（DCI 和延时后的采样时钟）可调整的延迟范围一般为 4ns。10 位（二进制）
的延迟控制字（寄存器 0x10、0x14）可调值的范围为 0 到 384（十进制码），分辨率大约为
12ps/LSB。当控制器开启后，它会更新这些寄存器。当前延迟值与最大/最小值（0 和 334）
之间差值的最小值为跟踪保护带。因此如果控制器稳定在 DCI_DEL=80 和 SMP_DEL=304，则
控制器可以有 80 个码的保护带（大约 1ns）来跟踪时钟域之间的相位变化。
CBM97D39 初始后数据接收控制器需要一定时间来锁定 DCI 信号。由于受到 mu 控制器
31
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GG
14bit 2.5G 单通道 DAC
和同步控制器（可选）的影响，需要等到这些控制器的输出信号稳定后才能将数据接收控制
器开启。所有的控制器都工作在 DAC 主时钟的分频时钟上。锁定 DCI 信号所需要的 DAC 时钟
周期数依赖于同步控制器是否开启，具体参见表 25。
表 25：LVDS 控制器典型/最差情况下的锁定时间（相对于 1/fDAC）
同步控制器
典型值
最差值
Off（关）
70K
135K
Slave（从模式）
70K
135K
Master（主模式）
300K
560K
在 SPI 初始过程中，用户可以通过读取寄存器 0x21（位 0，位 1 和位 3）的状态来判断数
据接收控制器是锁定、失锁、还是进入跟踪模式。或者，也可以通过使用 IRQ 位（寄存器 0x03
和寄存器 0x04）
，让控制器锁定后发出中断信号。只有在确定数据接收控制器锁定后，才能
开启数据接收机，接收外部数输入。
数据接收控制器可以配置为失锁中断请求（IRQ）使能模式。失锁可能会由于 DCI 抖动过
大、DAC 主时钟突变、或电源电压变化导致。为了响应中断，主机可以通过查询 RCVR_CLK
位（寄存器 0x21，位 0）的值来确定控制器目前的状态。如果该位为零，可以把寄存器 0x10
中位 1（RCVR_LOOP_ON 位）置成 1 来重启搜索/跟踪过程。在等待所需的时间后，主机可以
通过 RCVR_CLK 位来判断是否完成。退出中断时，需要将 RCVR_FLG_RST 位（寄存器 0x10，位
2）清除，方法是将该位先写 1 然后再写 0。
数据接收机工作在低频时钟条件
当时钟频率低于 1.6GSPS 时，建议在 SPI 启动过程中反转 CLKDIVPH 设置。由于延迟链的
延时变化范围会超过一般的 4ns 窗口。假设最低的时钟速率为 800MSPS，一个速率为 200MSPS
的 DCI 时钟对应 5ns 的时间，超过了延迟链的长度。那么 4 分频电路（DCO 输出）的初始相
位有可能会让数据接收控制器永远无法锁定。
如果时钟速率增加到 1600MSPS（DCI 时钟周期为 2.5ns），则控制器总能找到至少两个
DCI 时钟边沿，因而可以锁定。但是若要 DCI 的边沿对称的（两边相等）跟随初始的 DCI_DEL
中间刻度设置，就需要±0.75ns 的保护带。翻转 CLKDIVPH 可以让某一个 DCI 边沿向 DCI_DEL
中间刻度移动，从而涵盖上此种情况。
翻转 CLKDIVPH 可以让时钟以 TDAC/4 的补偿进行粗移。
例如，在上述 800MSPS 和 1600MSPS
的情况中，将 CLKDIVPH 设为 1，分别对应了 5ns 和 2.5ns 的延迟。通过在数据接收控制器的
SPI 初始化过程中增加一个额外的步骤，可以增加延迟链的有效范围，从而保证 DCI_DEL 的值
在一个合理的监控带内。
LVDS 驱动和接收电路
CBM97D39 集成了兼容 LVDS 的驱动器和接收电路。DCO 和 SYNC_OUT 的 LVDS 驱动器内
部集成了等效的 200 欧姆源端电阻，在驱动外部 100 欧姆的负载是能保证输出电压摆幅位
+/-200mv 的信号电平。DCO 的输出可以通过寄存器 0x01 的第五位来控制使能。等效电路图
如图 27 所示：
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图 27 LVDS 输入和输出等效电路
如图 27 左边所示， CBM97D39 的 LVDS 接收器集成了 100 欧姆的负载电阻。接收器满足
IEEE-1596.3-1996 规范中有关输出摆幅的规格。LVDS 接收器可以通过寄存器 0x01 的 bit4 来控
制使能。另外 CBM97D39 的 LVDS 输入端不具有失效保护能力，任何不需要的数据输入管脚
都要通过外部网络连接到固定的偏置或静态驱动器。如图 28 所示，对于没有用的的 LVDS 输
入管脚，通过电阻 R1 和 R2 将 Vp 和 Vn 分别设置为 1.4v 和 1v 的固定值。
图 28 利用电阻网络将 LVDS 的输入设置为固定偏置
MU 控制器
CBM97D39 内部采用延迟锁相环（DLL）来优化器件内部数字域和模拟域之间的接口时
序，使数据在高达 2.5GSPS 的速率下能够成功传送到 DAC 的内核。如图 29 所示，DAC 时钟
分为数字通道时钟和模拟通道时钟，其中高要求的模拟时钟进入 DAC 内核（抖动恶化最小），
而数字时钟进入一个可编程延迟链。延迟链的输出作为数字部分主时钟，其它所有的数字域
时钟，包括内部数字时钟和输出的数字时钟，均由其产生。延迟链的延迟量由 mu 控制器控
制和优化两个时钟域之间的延时并连续跟踪其变化（跟踪模式），进而来保证数据在接口和器
件内部各个模块之间能够正确传输。
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图 29 Mu 延时控制器的框图
Mu 控制器通过控制一个总延时为 864ps 的级联数字延迟链来调整数字域和模拟域时钟
的时序关系。延迟值为 9 位分辨率， 可通过配置 MUDEL 寄存器来设置延时量，范围为 0~432
（十进制），精度为 2ps/LSB。由于时钟延迟可以对应到固定频率的时钟相位量，控制环路通
过比较两个时钟域的相位关系，改变延迟线的延迟量来调整数字时钟的延时，以满足模拟域
时钟通路的固定相位延时需求（SET_PHS）
。
图 30 为 CBM97D39 工作在 2.4GSPS 时钟频率下 mu 典型相位特性与 9 位延迟控制字
（MUDEL）的关系。Mu 相位范围值为 16，对应 180 度。数字和模拟域之间的保留窗口为 0
（可以根据时钟速率扩展到 2）
。选择合适的 mu 相位（和斜率）的目的是为了得到优越的交
流输出特性，并保证 mu 控制器对不同的器件都能锁定。例如，如果工作在 1.6GSPS 到 2.5GSPS
之间时钟频率条件下，Mu 斜率和相位优化值为-10，那么在低于 1.6GSPS 时则需要设置为其
它值。
Search Starting
Location
Guard
Band
Guard
Band
图 30 MU 相位特性与延迟的关系曲线
由于数字延迟链中器件跨导随工艺、温度、电源变化很大，不同器件之间的 Mu 相位特
性偏差也较大。因此在使用过程中，需要小心选择目标相位的位置，使得 mu 控制器可以对
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不同的器件都能稳定在这个相位。图 31 为 800Msps 的工作时钟条件下，针对普通工艺条件
及 25 度工作温度，低温、高温下，2 个器件的 mu 相位特性。注意到斜率相位值-8 在高温下
对应不到任何延迟控制字，因此，在这个时钟频率下要使用另一个斜率相位值。
18
16
MU_PHASE
14
12
10
8
125 deg
6
-40 deg
4
2
0
0
100
200
300
400
500
MU_DELAY
图 31 MU 的相位与延迟跟温度的变化曲线
基于上述考虑，表 26 给出了 CBM97D39 在特定时钟频率下的斜率/相位优化值。这些
值能保证 mu 控制器很好工作。
表 26 Mu 相位值与时钟速率的关系
时钟速率(GSPS)
斜率
MU 相位
0.8
+
5
0.9
+
11
1.0
-
10
1.1
-
4
1.2
-
5
1.3
-
4
1.4
+
6
1.5
+
8
1.6 to 2.4
-
10
Mu 控制器完成搜索和锁定之后，能够在一定温度和电源电压范围内在两个时钟域之间保
持一个固定的延时。如果 mu 控制器所需要的延迟超过了 Mu 延迟线的范围（也就是说，432）时，将会导致 Mu 控制器失锁，导致系统错误，从而产生中断信号 IRD 或者重启搜索。
为了避免出现这种情况，每个 mu 延迟范围首尾边缘增加了两个对称的保护带。保护带范围设
置寄存器 Guard[4:0]（寄存器 0x29）的一个 LSB 对应 MUDEL（寄存器 0x28）的 8 个 LSB。推
荐的保护带设置为 11（寄存器 0x29=0xCB）对应 88 个 LSB，从而提供足够的裕量。
Mu 控制器初始化描述
在 SPI 启动过程中第一步，Mu 控制器必须完成初始并设置为跟踪模式。下面的步骤是 Mu
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控制器的初始化过程：
1. 启动时开启相位检测器（寄存器 0x24=0x30）
2. 开启 Mu 延迟控制器占空比控制电路，定义预设斜率特性（寄存器 0x25=0x80，对应一个
负的斜率）
3. 定义搜索/跟踪模式、推荐相位（例如，SET_PHS 为 6）
、MUDEL[8:0]起始值 216（寄存器
0x27=0x46、寄存器 0x28=0x6C）
4. 设定搜索容差，
用于首次搜索失败后的重试。同样的，
设定监控带为 11（寄存器 0x29=0xCB）
5. 设置 Mu 控制器跟踪增益值，并开启 Mu 控制器状态机（寄存器 0x26=0x03）
最后一步完成后，Mu 控制器从 MUDEL 寄存器设定的初始值（216，对应延迟线的中点）
开始搜索。搜索算法通过交替扫描 Mu 延迟值，直到找到所期望的相位（SET_PHS 为 4）
。当找
到期望的相位值后，通过计算得到被测相位的斜率，并将该斜率与设定的斜率作比较（斜率=
负值）
。
当一切匹配时，搜索算法结束。如果不匹配，搜索将在两个方向继续进行，直到找到一
个完全匹配点或者到达保护带。到达保护带后，搜索将向反方向继续进行。如果反向搜索在
达到保护带时仍然没有找到合适的相位点，那么搜索模式将转换到交替模式并继续在保护带
内搜寻。Mu 控制器典型的锁定时间大约为 180，000 个 DAC 时钟周期（在 2GSPS 工作时钟条
件下大约为 75µs）
。
如果 Mu 延迟控制器达到了结束点，搜索就失败了。Mu 控制器可配置为重新搜索模式（寄
存器 0x29，位 6）或停止搜索模式。对于有微控制器的应用系统，比较好的方法是在搜索时
间耗尽后，去查询 MU_LKD 的状态位（寄存器 0x2A，位 0），检查是否锁定，然后再尝试新的
搜索（通过写入 0x03 到寄存器 0x26）
。另外，这也利于系统控制器检查其余的系统参数状态
（比如电源和时钟源）
。对于没有查询锁定状态能力的应用系统，需要对 mu 控制器重新配置
并重启搜索。
一旦找到 Mu 延迟值与 Mu 设置的理想相位和斜率精确匹配（例如，6 并且是负斜率），Mu
控制器便进入跟踪模式。在跟踪模式下，Mu 控制器会根据温度、时间以及供电电源的变化对
延迟值作细微的调整来跟踪两个时钟路径的任何变化。内部寄存器 0x2A 的两个状态位，
MU_LKD（寄存器 0x2A，位 0）和 MU_LST（寄存器 0x2A，位 1）提供给用户来标记已经存在的
状态控制环路。如果目前的相位距离理想相位有四个以上的阶梯，MU_LKD 位会被清零。如果
获得的锁定之前设置过，MU_LST 位就会被置位。相位偏移回到 3 个阶梯之内，MU_LKD 位会被
置位，同时 MU_LST 位清零。需要说明的是如果主要的时钟输入（DACCLK）被中断，或者 mu
控制器超出了延迟链范围（比如432 的情况）
，就会出现上述的情况。
如果出现失锁的情况，Mu 控制器可以选择保持在跟踪环路或者通过 CONTRST 位（寄存器
0x29，位 5）重新设定开始继续搜索。连续跟踪模式是一种很好的常用工作方式，因为对
CBM97D39 暂时失去锁定的系统来说是影响最小的。用户可以通过首先设置回读操作（寄存
器 0x26，位 3）
，来访问 Mu 延迟和相位值。一旦设置为读操作，控制器正在使用的 MUDEL[8:0]
位和 SET_PHS[4:0] 位（寄存器 0x27 和寄存器 0x28）可以经 SPI 口读出。
中断请求
CBM97D39 在内部一个或多个控制器锁定或失锁的情况下，可以向主处理器提供中断请
求信号（IRQ）
，这些内部控制器包括 Mu 控制器、数据接收控制器和同步控制器。主处理器
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可以通过查询 IRQ 状态寄存器（0x04）的状态位来确定哪个控制器失所。IRQ 输出为高电平
有效信号，通过管脚 F13 输出到芯片外部。如果系统要使用到该中断请求信号，需要在外部
经过一个 10k 欧的上拉电阻连接到 VDD33 上。
每一个中断请求 IRQ 可以通过设置 0x03 寄存器的相应使能位来使能该中断，
同时在 0x04
寄存器有相应的中断标志位与其一一对应。这些中断状态位是在控制器满足中断条件的情况
下被置位的。因此，对于 x_LCK_IRQ 和 x_LST_IRQ 状态位可能会在控制器暂时失锁的情况下
置位，但是主处理器还没来得及处理该中断请求的情况下又重新锁定。在这种情况下，主处
理器需要通过回读 0x21 或 0x2A 的当前状态位来验证当前的状态，然后主处理器通过判断当
前的状态来采取相应的操作，比如重新建立锁定等。在完成中断处理后，需要将 0x03 的中断
标志位清除，具体的操作方法是向 0x03 的相应位先写 0，然后再写 1 就可以清除掉中断标志
位。图 32 提供了详细中断电路的原理框图：
图 32 中断请求电路图
另外，也可以在 CBM97D39 上电初始化完成后，利用中断请求来判断 Mu 控制器和数
据接收器是否锁定。例如，在使能 Mu 控制器之前，将 MU_LCK_EN 位（0x03 寄存器的 bit2）
置位，这样的话，IRQ 中断输出信号会监控锁定状态，并决定是否进一步对数据接收控制器
进行相应的操作。需要注意的是在对下一个控制器进行操作前，需要将相关的 LCK 位清零。
等到所有的控制器都锁定后，才能将相应的失锁使能位（x_LST_EN）置 1。有关中断请求寄
存器的详细描述，请参考表 27。
表 27 中断请求寄存器功能描述
寄存器地址
（十六进制 Hex） 位（bit） 说明
0x03
0x04
5
SYNC_LST_EN
4
SYNC_LCK_EN
3
MU_LST_EN
2
MU_LCK_EN
1
RCV_LST_EN
0
RCV_LCK_EN
5
SYNC_LST_IRQ
4
SYNC_LCK_IRQ
3
MU_LST_IRQ
2
MU_LCK_IRQ
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0x21
0x2A
1
RCV_LST_IRQ
0
RCV_LCK_IRQ
7
SYNC_TRK_ON
5
SYNC_LST
4
SYNC_LCK
3
RCVR_TRK_ON
1
RCVR_LST
0
RCVR_LCK
1
MU_LST
0
MU_LKD
多芯片同步
多个 CBM97D39 的同步需要所有的器件有相互匹配的流水线延迟。这个意味着所有的器
件在相同的时间点上，在相同的输入数据条件下，各个 DAC 的输出信号在时域上相位相互对
齐。不同器件之间相位模糊主要来源于驱动 Rx 接收数据路径和数据控制器（见图 34）的 4
分频电路。这个相位的不确定性会引起任意两个器件之间±2 个样点偏移。由于内部分频器
的初始状态在上电时是未知的，就需要有多个 CBM97D39 器件的数字通路同步手段来确保器
件内部流水线延迟一致。
图 33 为多个 CBM97D39 同步顶层框图，假设 FPGA（或在多个 FPGA 中）内部不同数据流
在送到不同 DAC 之前已经很好的同步。一个共用的 RF 时钟源经过一个时钟缓冲器（例如
ADCLK946）后经由匹配的 PCB（等长的 PCB 布线及匹配电路）线路传输到不同 CBM97D39 的
时钟输入口。
其中一片 CBM97D39 工作在主模式并输出 SYNC_OUT 同步参考时钟（频率为 fDAC/4
给自身和其它工作在从模式的 CBM97D39 的 SYNC_IN 使用。主模式的 CBM97D39 的 SYNC_OUT
和 DCO 输出经过不同的 LVDS 缓冲器后通过匹配的延迟线路分别输入到所有 DAC 的 SYNC_IN
口和 FPGA。
以确保各片 DAC 和 FPGA 严格同步。如果只有一片 FPGA 的情况下，主模式 CBM97D39
的 DCO 可以直接用于驱动 FPGA。
同步完成后，不同器件内部的 4 分频器将保持相同的输出信号相位去驱动各自的 LVDS
控制器。
所有器件的 Mu 控制器和数据接收控制器必须配置成相同的 SPI 值，也就是说 SET_PHS
和 DCI_DEL 的配置必须一致。这样可以确保不同器件的控制器具有相同的延时。为了验证各
个器件内部延迟相同，可以通过回读所有器件的延时值（MUDEL 和 DCI_DEL）来验证。
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图 33 多器件同步方案框图
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图 34
同步电路和控制器框图
图 34 的底端为一个同步控制器的框图，从该部分框图可以看出同步控制器是如何跟其他
数字功能模块进行接口的。从上面功能框图可以得到以下信息：
⚫ 多个器件之间的同步可以通过调整从器件内 4 分频器的相位来实现与主器件对齐。
⚫ 对于从器件，
同步控制器比较主级 SYNC_IN 参考信号的相位对齐和除 4 分频器的初始 0°
到 90°输出。然后调整 4 分频器的相位，直到 SYNC_IN 信号在这些相位之间。
⚫ 需要有一个公共的参考信号才能实现多器件的同步。主器件产生并输出 SYNC_OUT 信号，
提供给自身和其它从器件并作为 SYNC_IN 信号分配到所有器件（包括自身严格的延时对
齐）
。
⚫ 由于 SYNC_IN 信号与主器件的除 4 分频器之间有确定的相位关系，所有的从器件内的除
4 分频器的相位可以分别跟 SYNC_IN 相位对齐，从而确保所有的器件相位对齐。
⚫ 由于无法通过使能同步控制器来手动调整数据路径上的除 4 分频器的相位。这在低时钟
速率下会成为一个问题，当期望通过调整除 4 分频器的相位来保证数据接收控制器的锁
定和/或达到一个更优化的 DCI_DEL 值。
⚫ DCO 输出信号是从另外一个除 4 分频电路产生，因此每次启动时输出信号的相位是一个
随机相位。由于这个原因，主级的 DCO 应该被分配到所有的 FPGA。
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同步控制器的初始化说明
主芯片同步控制器通过写入 0x70 到寄存器 0x10 来使能的。使能后，内部会自动调整
SYNC_OUT 信号的输出延时，使反馈信号 SYNC_IN 信号落在除 4 分频器输出信号的 0°和 90°
的正中间。延时粗调是通过 PHZ MUX 相位切换实现，延时细调是通过可变延时链来实现。可
变延时链的调整步长为 12ps。一旦 SYNC_IN 处于分频器 0°和 90°输出的正中间，控制器就
进入跟踪模式，使得 SYNC_IN 在电源和环境温度变化时，始终能维持在分频器相邻相位时钟
输出的正中间。因此可以保证各从芯片的 SYNC_IN 也处于其各自除 4 分频器 0°和 90°输出
的正中间，从而提供了最大的采样裕度来容忍非理想延时偏差。锁定、失锁和跟踪状态可通
过寄存器 0x21 的状态位来读取：SYNC_LCK，SYNC_LST，SYNC_TRK_ON。
从芯片同步控制器通过写入 0x50 到寄存器 0x10 的方式来使能。使能后，芯片内部的状
态机会对参考同步输入信号 SYNC_IN 的相位和除 4 分频器的 0°/90°输出相位进行比较。如
果 SYNC_IN 信号相位没有落在这两个相位之间，控制器就会调整除 4 分频器的输出相位，直
到 SYNC_IN 的相位位于 0°/90°之间为止。为了验证相位对准与否，
可以通过回读寄存器 0x0D
的 bit[5:4]（SYNC_IN_PH90 和 SYNC_IN_PH0）来确认，如果寄存器 0x0D 位[5:4]，分别为 1
和 0，则表示 SYNC_IN 位于 0°/90°之间。另外从器件的 DCO 和 SYNC_OUT 输出信号可以通过
寄存器 0x01 的 bit5 的设置屏蔽掉。
同步限制
在更高的速率下为保证不同批次的两片或多片 CBM97D39 之间的同步难度很大，因为除
4 分频器的输出时钟的相邻相位之间延迟失调等于 1/fDAC。例如，对 2GSPS 工作时钟的 DAC，
一个周期对应的时长为 500ps。在这种工作条件下，如果理想主级器件的 SYNC_IN 信号位置
在 div-by-40°和 90°相位输出的中心的话，只留下±250ps 的定时裕量给从器件。这个理
想的裕量受主级除 4 分频电路中正交相位误差的影响和器件内部电路将 SYNC_IN 准确定位在
0°和 90°的输出相位之间的能力等两方面的影响而减少。
下列因素会进一步恶化定时裕量：
⚫ 主-从器件在 Mu 延迟时钟路径和 SYNC_IN 增加延时的失配。这些器件间在极端工艺下的
失配最大可以到 100ps；
⚫ 从级除 4 分频器输出信号的正交相位误差。
这些影响时钟延时偏差的因素随着 DACCLK 的周期缩短而变得更加严重，从而减少了主从器件的外部时钟偏差的裕量。这样的话，用户在 PCB 的设计和时钟分配器的选择上需要格
外注意，确保 DACCLK 和 SYNC_IN 信号之间的偏差最小。另外需要考虑到对于 FR4 的 PCB 上，
线路延迟增量大约为 170ps/英寸，
以及每个时钟分配 IC 的不同输出之间偏差可能高达 25ps。
对于多个板级之间的同步，由于 DACCLK、SYNC_OUT 和 DCO 需要经过背板分配到不同的
PCB 上，同步问题变得更具有挑战性。除了要保证主器件输出的 DCO 经过背板在不同板级之
间需要同步外，还需要对不同的数据源进行同步。而这些数据源（如不同的 FPGAs）来自于
不同的 FPGA，由于工艺、供电电压和温度敏感性不一致（PVTs），可能导致各自 DCI 输出信
号的失配。
即使是 DCI 输入严格对齐，由于延迟链上 PVT 影响，不同 CBM97D39 内部的数据接收控
制器锁定在不同的延迟控制字。如果绝对的延迟超过了 4/fDAC 周期，就可能导致不同器件之
间存在 4 个样点的流水线失配。由于控制器从初始值（DCI_DEL 和 SMP_DEL）开始上下搜索第
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一个有效边沿。如果器件之间的初始值相同，但是在不同的 PVT 下由于绝对延迟的不同，可
能使芯片锁定在初始值上下的不同 DCI 边沿。因此，
必须确定多芯片之间的 DCI_DEL 值匹配，
使 DCI_DEL 值的绝对差不超过 1 个数据周期（4/FDAC）
。如果差值超过了 1 个数据周期，修正
从器件的 DCI_DEL（SMP_DEL）设置，使得它的初始点大约为主级和从级读回值差的 1/2。
模拟接口
模拟工作模式
如图 35 所示， CBM97D39 采用四开关架构。在半时钟周期，仅有一对开关使能，因此
需要在交替的时钟沿上使用各对开关。四开关架构的主要优势是可消除传统双开关架构 DAC
输出信号中出现的与码型相关的毛刺。
图 35 CBM97D39 的四开关模拟输出架构
在双开关架构中，当开关转换发生且 D1 和 D2 处于不同状态时，就会产生毛刺。然而，
如果 D1 和 D2 处于相同的状态，则开关转换不会引起毛刺。这种码相关毛刺会增加 DAC 的失
真量。在四开关架构中，无论输入是什么样的码，总有两个开关在半时钟周期处转换，因此
不会产生码相关毛刺，而是产生较大的 2*fDACCLK 时钟杂散。
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图 36 双开关和四开关 DAC 输出波形
4 开关 DAC 的另外一个特性是 DAC 的内核可以工作在三种模式：正常模式、
混频模式（Mix
模式）和归零模式（RZ 模式）。可以通过 SPI 寄存器 0x08 的 bit[1:0]来设置 CBM97D39 的工
作模式，上电复位后，默认为正常模式。使用混频模式时，器件以 DAC 时钟速率对输出信号
进行有效削波。其作用是降低基频信号的功率，从而提高镜像信号的输出功率。归零（RZ）
模式与混频模式基本类似，只不过是中间样点被 DAC 输出的中点值代替。有关混频模式和归
零模式的输出波形，参考图 37 所示。
图 37 混频模式和归零模式下 DAC 的输出波形
相对于混频模式，归零模式的输出信号功率有 6dB 的损失，这是因为 DAC 只有 1/2 的时
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钟周期工作。CBM97D39 提供这几种工作模式，非常方便用户在第一到第三个奈奎斯特区内
灵活产生所需要的载波信号。在不同模式之间切换的时候，DAC 的输出 SINC 函数滚降特性也
会随之发生改变，
在不同的奈奎斯特区域内，能得到的最大输出信号功率取决于载波的位置。
在实际应用中，特别是在 DAC 工作时钟很高的情况下（fDAC>2Gsps），第三奈奎斯特区域内可
用的信号带宽是比较有限的。这是由于受到 DAC 内核输出带宽的影响，以及外部接口网络的
影响，比如外部 Balun 带来的额外滚降的影响。图 38 显示了在不同工作模式下的 DAC SINC
函数的滚降特性。
图 38
CBM97D39 在不同模式下 SINC 函数的滚降特性
时钟输入
时钟信号的质量以及合适的电平会直接影响到 DAC 的交流输出特性。所选用的时钟源的
相位噪声和杂散特性应该满足目标应用的要求。时钟源指定频率偏移处的相位噪声和杂散会
被直接转换到输出信号中。可以证明，当 DAC 时钟路径对时钟性能影响可以忽略不计时，经
DAC 重建输出的正弦波的相位噪声特性与时钟源的关系是 20xlog10(fOUT/fCLK)。 CBM97D39
内部集成了高性能的时钟接收器，在外部输入时钟功率低至 0dBm 的时候，仍然能得到很好的
DAC 输出性能。图 39 给出了一个典型的 DAC 时钟输入参考电路，该电路保证在时钟输入低至
0dBm 时，仍能保证较好的 DAC 性能。
1nH
CLK
DACCLK_P
100Ω
DACCLK_N
1nH
图 39
ETC1-1-13
CBM97D39 的典型时钟输入参考电路
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电压基准
CBM97D39 的输出电流能用一组数字控制位和 I120 基准电流来控制，如图 40 所示。将
带隙电压施加于 I120（管脚 B14）与地之间的 10K 欧外部电阻上便获得是由带隙基准电压外
接一个 10 kΩ 的电阻产生到地的 I120（管脚 B14）获得 120uA 的基准电流。
图 40 基准电压源电路
配置基准电压源要注意以下几点：
⚫ 为了使器件正常工作，10k 欧的电阻和 1nF 的旁路电容均是必须的；
⚫ 将 DAC 输出满量程电路 IOUTFS 调整为默认设置 20mA 以外的值时，需要通
过 SPI 寄存器，用数字调节的方式实现；
⚫
CBM97D39 不是乘法 DAC，不支持用交流信号对 120uA 的基准电流进行调
制；
⚫ VREF 引脚上的带隙电压必须经过缓冲才能用于外部电路，输出阻抗约为 5K
欧；
⚫ 可以将一个外部基准源连接到 VREF 引脚上。
如上所述，IOUTFS 可以通过寄存器 0x20 的[7:0]和 0x21 的[1:0]（FSC[9:0]）位，在 8.7mA
到 31.7mA 范围内进行数字调整。下式反映了 IOUTFS 与 FSC[9:0]（设置范围是 0 到 1023）之
间的映射关系：
IOUTFS = 22.6 x FSC[9:0]/1000 + 8.7
注意，默认值 0x200 产生 20mA 的满量程电流，除非特别说明，本手册中有关 DAC 输出的
特性参数均是基于该配置得到的结果。
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CBM97D39
GG
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模拟输出
DAC 的等效输出电路和传递函数
CBM97D39 提供互补的电流输出 IOUTP 和 IOUTN，内部的电流经过参考负载到地。图 41 显示了 DAC 的
等效输出电路。与这种类型的大多数电流输出 DAC 相比， CBM97D39 的输出存在微小的偏移电流（大小为
IOUTFS/16)，峰值差分交流电流略低于（大小为 15/32 x IOUTFS）
。
图 41 CBM97D39 的输出等效电路
从图 41 可以将 DAC 的输出看着是一对直流电流源模型，它们各自提供输出 17/32 x IOUTFS 的电流。一
个差分的交流电流源 IPEAK 用于模拟 DAC 的输出信号。此交流电流源的极性和信号的相关性与数字码（F）
的关系如下所示：
F(CODE) = (DACCODE - 8092)/8092
-1 ≤ F(CODE) < 1
其中，DACCODE = 0 到 16384（十进制）
。
由于 IPEAK 的摆幅为+/-（15/32）x IOUTFS，因此 IOUTP 和 IOUTN 上测得的输出电流可在 IOUTFS/16 到
IOUTFS 范围内变化。然而，由于交流信号相关电流成分互补，因此两个输出之和始终未常数，即 IOUTP + IOUTN
= (34/32) x IOUTFS。IOUTP 和 IOUTN 输出端得到的码相关电流表示为：
IOUTP = 17/32 x IOUTFS + 15/32 x IOUTFS x F(CODE）
IOUTN = 17/32 x IOUTFS - 15/32 x IOUTFS x F(CODE）
图 42 显示了 IOUTFS 设置为 19.65mA 时 IOUTP 与 DACCODE 之间的传递函数。
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图 42 增益曲线：FSC[9:0] = 512,DAC 偏移 = 1.228mA
DAC 的峰值输出功率
差分电流输出 DAC 的最大峰值功率能力取决于峰值差分交流电流 IPEAK 和等效负载电阻。由于
CBM97D39 内部等效为 70 欧姆的差分阻抗，在输出需要连接具有源端阻抗为 50 欧姆的 1：1 巴伦的情况
下，需要匹配到 50 欧姆的等效输出，如图 43 所示。
图 43 在外部 50 欧姆负载得到最大功率的等效电路图
如果 CBM97D39 设置为 TOUTFS = 20mA 输出，其峰值交流电流为 9.375mA，提供给等效负载的峰值功
率为 2.2mW，即 P = I2 R。由于 1：1 巴伦的源电阻和负载电阻相等，因次功率由二者均分，输出负载获得
1.1mw 或 0.4dBm 的峰值功率。
要计算供给负载的均方根功率，需要考虑一下事项：
⚫ 数字波形的峰值与均方根之比；
⚫ 相对于满量程的数字信号回退；
⚫ DAC 的 SINC 函数响应和外部网络中的非理想损耗。
例如，一个没有数字回退的重构正弦波在理想情况下应该测的-2.6dBm 的功率，因为其峰均比为 3dB。
如果包括典型的 0.4dB 的巴伦损耗，不考虑 DAC SINC 函数衰落影响，用户可得到预期-3dBm 的实际功率。
要想得到更大的输出功率，最好的办法是通过提高 IOUTFS 来实现。
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输出级配置
CBM97D39 主要针对需要支持宽信号带宽（比如基于 DOCSIS 的 CMTS 系统或宽带雷达系统）和/或高
IF/RF 信号合成的高动态范围系统而设计的。只有在下列条件下，才能得到最佳的交流输出特性：DAC 输出
配置为差分（即平衡）工作模式，且输出共模电压偏置到模拟地。DAC 的输出接口网络需提供接近 0 欧姆
的直流偏置通路连接到模拟地上。在整个输出频率范围内，IOUTP 和 IOUTN 引脚之间的任何输出阻抗不平
衡都会降低失真性能（主要是偶次谐波失真）和噪声性能。另外，外部元器件的选择和 PCB 的布局布线也
会起到至关重要的作用。图 44 为一典型的宽带应用示意图，能覆盖最高达 2.2GH 在的输出应用。
图 44 高达 2.2GHz 输出的推荐电路
图 45 给出了可以直接跟 DAC 的输出连接，带自偏置的差分增益模块接口方式。电感（L）用着 RF 扼
流圈，提供直流偏置路径以连接到模拟地（AGND）
。电感与隔直电容共同决定复合通带响应的截至频率下
限。由于许多差分放大器是由两个增益匹配的单端放大器组成，因而无法提供共模抑制，而且由于匹配不
佳，还可能降低平衡性，为了得到更好的系统性能，在差分放大器的前端可以加上一个 RF 巴伦，它能够有
效抑制从 DAC 输出端来的共模噪声、谐波以及时钟杂散等进入到放大器。
图 45 DAC 的输出与自偏置的差分增益模块接口电路
对于混频模式下，要想 CBM97D39 输出频率超过 2.2GHz，用户可以考虑图 46 所示的电路。该电路采
用宽带巴伦自偏置的配置方式。
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图 46 在混频模式下推荐的接口电路
启动过程推荐
CBM97D39 上电后，主处理器需要通过 SPI 口对其进行初始化配置。图 47 为初始化的流程图，表 28
和表 29 详细列出了流程图中每一步操作需要的 SPI 寄存器的读/写操作，说明如下：
⚫ 软件复位不是必须的步骤，因为 CBM97D39 内部集成了上电复位电路和提供外部硬件复位管脚
RESET；
⚫ SYNC 控制器是可选配置过程，因为该功能仅仅实用与两片或更多片器件之间的同步。如果需要同
步，仍然可以通过比较不同器件的 DCI_DEL 的值是否匹配来验证；
⚫ Mu 控制器必须首先使能且工作在跟踪模式下，然后才能使能数据接收控制器，因为 DCO 输出信
号来自该部分电路；
⚫ 等待周期是相对于 fDATD 的周期而言的；
⚫ 限定尝试锁定控制器的次数不超过 3 次，典型情况下，一次尝试就可以完成锁定；
⚫ 可以使用硬件或软件中断的方式来监测控制器的状态。
图 47
CBM97D39 的初始化配置流程
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表 28 推荐的 SPI 初始化流程（SYNC 关闭）
步骤
寄存器地址
（Hex）
1
0x00
0x00
配置为 4 线 SPI 模式，MSB 方式。由于上电后 MSB/LSB 方式不可只，
因此位[7:5]必须为位[2:0]的镜像。
2
0x00
0x20
软件复位到 SPI 的默认值
3
0x00
0x00
清除复位
4
0x22
0x04
时钟接收机占空比调整功能打开
5
0x23
0x06
设置时钟交叉点位置
6
0x24
0x30
7
0x25
0x80
配置 Mu 控制器。参照有关 Mu 控制器推荐配置的 Mu 倾向度和相位
设置与时钟的关系表格
8
0x27
0x44
9
0x28
0x6C
10
0x29
0xCB
11
0x26
0x02
12
0x26
0x03
使能 Mu 控制器搜索和跟踪模式
13
（不适用）
（不适用）
等待 160，000 x 1/fDATA 周期
14
0x2A
（不适用）
回读 0x2A 寄存器值确认是否等于 0x01，表示 DLL 环路锁定。如果没
有锁定，回到第 10 步再重复。最多重复 3 次如果仍不能锁定，退出
DLL 环路搜寻并报告 Mu 锁定失败。
15
（不适用）
（不适用）
确保从数据源送 DCI 信号到 CBM97D39
16
0x13
0x72
设置 FINF_DEL_SKEW 为 2
17
0x10
0x00
关闭数据接收控制器
18
0x10
0x02
使能数据接收控制器环路和中断（IRQ）请求
19
0x10
0x03
使能数据接收控制器搜寻和跟踪模式
20
（不适用）
（不适用）
等待 135，000 x 1/fDATA 周期
21
0x21
22
0x06，0x07
0x00，0x02
可选：更改 TxDAC 的 IOUTFS 设置（缺省为 20mA）
23
0x08
0x00
可选：更改 TxDAC 工作模式（缺省为正常模式）
寄存器值
注释
回读 0x21 寄存器并确定是否为 0x09，确保 DLL 环路锁定并处于跟踪
状态。如果没有锁定和跟踪，增加寄存器 0x14 的 bit[7:6]
（CLKDIVPH[1:0]）的相位值，然后从 17 步开始重复操作。最多不超
过 3 次尝试，如果仍然失败后退出环路搜索并报告接收数据锁定失
败。
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表 29 推荐的 SPI 初始化流程（SYNC 打开）
步骤
寄存器地址
（Hex）
1
0x00
0x00
配置为 4 线 SPI 模式，MSB 方式。由于上电后 MSB/LSB 方式不可只，
因此位[7:5]必须为位[2:0]的镜像。
2
0x00
0x20
软件复位到 SPI 的默认值
3
0x00
0x00
清除复位
4
0x22
0x04
时钟接收机占空比调整功能打开
5
0x23
0x06
设置时钟交叉点位置
6
0x24
0x30
7
0x25
0x80
配置 Mu 控制器。参照有关 Mu 控制器推荐配置的 Mu 倾向度和相
位设置与时钟的关系表格
8
0x27
0x44
9
0x28
0x6C
10
0x29
0xCB
11
0x26
0x02
12
0x26
0x03
使能 Mu 控制器搜索和跟踪模式
13
（不适用）
（不适用）
等待 160,000 x 1/fDATA 周期
14
0x2A
（不适用）
回读 0x2A 寄存器值确认是否等于 0x01，表示 DLL 环路锁定。如果
没有锁定，回到第 10 步再重复。最多重复 3 次如果仍不能锁定，
退出 DLL 环路搜寻并报告 Mu 锁定失败。
15
0x15
0x42
配置同步（SYNC）控制器
16
0x10
0x00
关闭同步（SYNC）控制器
17
0x10
0x60 或
0x40
使能 SYNC 控制器环路和中断请求，0x60 = 主模式；0x40 = 从模式
18
0x10
0x70 或
0x50
使能 SYNC 控制器，0x70 = 主模式；0x50 = 从模式
19
（不适用）
（不适用）
等待 160,000 x 1/fDATA 周期，便于 DLL 锁定
20
0x21
回读 0x21 寄存器以确定正确工作模式：0x90 = 主模式；0x00 = 从
模式。如果不为上述值，需要从第 15 步开始重复。不超过 3 次重
复操作仍然失败的情况下，退出环路并上报 SYNC 锁定失败
21
0x0D
回读 0x0D 寄存器，确认位[5:4] = 10。如果不等于该值，回到第二
步重新开始操作。不超过 3 次重复操作仍然失败的情况下，退出环
路并上报 SYNC 锁定失败
22
（不适用）
（不适用）
确保从数据源送 DCI 信号到 CBM97D39
23
0x13
0x72
设置 FINF_DEL_SKEW 为 2
24
0x10
0xs0
关闭数据接收控制器（s 代表第 18 步中 SYNC 控制器设置值，s = 7
为主模式，s = 5 为从模式）
25
0x10
0xs2
使能数据接收控制器环路和中断（IRQ）请求（s 代表第 18 步中 SYNC
控制器设置值，s = 7 为主模式，s = 5 为从模式）
26
0x10
0xs3
使能数据接收控制器搜寻和跟踪模式（s 代表第 18 步中 SYNC 控制
器设置值，s = 7 为主模式，s = 5 为从模式）
27
寄存器值
注释
等待 135,000 x 1/fDATA 周期
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GG
14bit 2.5G 单通道 DAC
回读 0x21 寄存器并确定是否为 0x09，确保 DLL 环路锁定并处于跟
踪状态。如果没有锁定和跟踪，增加寄存器 0x14 的 bit[7:6]
（CLKDIVPH[1:0]）的相位值，然后从 17 步开始重复操作。最多不
超过 3 次尝试，如果仍然失败后退出环路搜索并报告接收数据锁定
失败。
28
0x21
29
（不适用）
（不适用）
22
0x06，0x07
0x00，0x02
可选：更改 TxDAC 的 IOUTFS 设置（缺省为 20mA）
23
0x08
0x00
可选：更改 TxDAC 工作模式（缺省为正常模式）
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GG
14bit 2.5G 单通道 DAC
封装尺寸
标注：以上尺寸单位为毫米（mm）
图 48 CBM97D39 外形封装尺寸图
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