CS1231-TS

CS1231 用户手册 24-bit Sigma-Delta ADC Rev 1.5 通讯地址：深圳市南山区蛇口南海大道 1079 号花园城数码大厦 A 座 9 楼 邮政编码：518067 公司电话：+(86 755)86169257 传 真：+(86 755)86169057 公司网站：www.chipsea.com 微 信 号：芯海科技 微信二维码： Rev.1.5 第 1 页，共 21 页 CS1231 版本历史 历史版本 REV 1.0 REV 1.1 REV 1.2 REV 1.3 REV 1.4 REV 1.5 修改内容 初始版本 更改时钟说明 更改封装资料 更改电气特性表 修改读取 AD 值的时序：第 25 个 SCLK 将 DRDY 拉高 更换新 LOGO，重新发布 Rev.1.5 版本日期 2011-08-25 2011-09-20 2011-11-30 2012-05-20 2012-07-09 2014-10-17 第 2 页，共 21 页 CS1231 目 录 版本历史 .......................................................................................................................................... 2 目 录 ................................................................................................................................................ 3 1 芯片功能说明 ........................................................................................................................... 5 1.1 1.2 1.3 1.4 1.5 1.6 1.7 1.8 2 3 芯片主要功能特性 ................................................................................................... 5 芯片应用场合 ........................................................................................................... 5 芯片基本结构功能描述 ........................................................................................... 6 芯片最大极限值 ....................................................................................................... 7 数字逻辑特性 ........................................................................................................... 8 电气特性................................................................................................................... 9 噪声性能................................................................................................................. 11 芯片引脚................................................................................................................. 12 芯片功能模块描述 ................................................................................................................. 13 2.1 2.2 2.3 2.4 2.5 2.5.1 2.5.2 2.5.3 模拟输入前端 ......................................................................................................... 13 低噪声 PGA 放大器 ............................................................................................... 14 时钟信号源............................................................................................................. 15 复位和断电(POR & power down) ......................................................................... 15 SPI 串口通信 .......................................................................................................... 16 建立时间................................................................................................................. 16 输出速率................................................................................................................. 17 数据格式................................................................................................................. 17 2.5.4 2.5.5 2.5.6 2.5.7 2.5.8 2.5.9 数据准备/数据输入输出( DRDY / DOUT ) ....................................................... 17 串行时钟输入(SCLK) ............................................................................................ 17 数据接收................................................................................................................. 18 Standby 模式 ........................................................................................................... 19 上电顺序................................................................................................................. 19 Power down 模式 .................................................................................................... 19 芯片封装 ................................................................................................................................. 21 3.1 3.2 采用 TSSOP-16 封装形式...................................................................................... 21 采用 SOP-16 封装形式 .......................................................................................... 21 Rev.1.5 第 3 页，共 21 页 CS1231 图目录 图 1 CS1231 原理框图 ............................................................................................................. 6 图 2 CS1231 芯片引脚图 ....................................................................................................... 12 图 3 模拟输入结构图............................................................................................................. 13 图 4 PGA 结构图 .................................................................................................................... 14 图 5 CS1231 时钟信号 ........................................................................................................... 15 图 6 CS1231 在连续转换模式的建立时间 ........................................................................... 16 图 7 CS1231 读取数据时序图 ............................................................................................... 18 图 8 CS1231 读取数据时序且将 DRDY / DOUT 拉高时序.............................................. 18 图 9 Standby 模式时序图 ....................................................................................................... 19 图 10 CS1231 上电顺序图 ..................................................................................................... 19 图 11 Power Down 模式时序图 ............................................................................................. 20 图 12 芯片 TSSOP-16 封装尺寸信息 .................................................................................... 21 图 13 芯片 SOP-16 封装尺寸信息 ........................................................................................ 21 表目录 表 1 CS1231 极限值 ................................................................................................................. 7 表 2 CS1231 数字逻辑特性 ..................................................................................................... 8 表 3 CS1231 电气特性（AVDD = DVDD = 5V） ................................................................ 9 表 4 CS1231 电气特性（AVDD = DVDD = 3V） .............................................................. 10 表 5 噪声性能表..................................................................................................................... 11 表 6 PIN 脚说明 ..................................................................................................................... 12 表 7 输出速率设置................................................................................................................. 17 表 8 理想输出码和输入信号(1) .............................................................................................. 17 表 9 读取数据时序表............................................................................................................. 18 表 10 Standby 模式时序表 ..................................................................................................... 19 表 11 Power Down 模式时序表 ............................................................................................. 20 Rev.1.5 第 4 页，共 21 页 CS1231 1 1.1 芯片功能说明 芯片主要功能特性  集成低噪声 PGA，放大倍数可选 64，128  集成 1 通道 24 位无失码的差分输入 ADC，PGA=128 时 ENOB 为 20.3 位  P-P 噪声：10Hz：183nV；80Hz：421nV  集成 RC 振荡器（±8%），可外接时钟输入  输出速率 10Hz/80Hz 可选  集成 2 线 SPI 通讯接口  INL 小于 0.001% 1.2 芯片应用场合  工业过程控制  电子秤  液体/气体化学分析  血液计  智能变换器  便携式设备 Rev.1.5 第 5 页，共 21 页 CS1231 1.3 芯片基本结构功能描述 CS1231 是一款高精度、低功耗 Sigma-Delta 模数转换芯片，内置 1 路 Sigma-Delta ADC。 ADC 采用三阶 Sigma-Delta 调制器，通过低噪声仪用放大器结构实现 PGA 放大，放大倍数 可选 64，128。在 PGA=128 时，有效分辨率可达 20.3 位。CS1231 输出速率 10Hz/80Hz 可 选。CS1231 内置 RC 振荡器，可以通过引脚 CKIN 直接输入时钟。CS1231 具有 Standby、 Power down 等更低功耗模式。 AVDD CAP REFP REFN DVDD GAIN PDWN AINP DRDY/DOUT ΔΣADC PGA SCLK Input Mux AINN Internal Oscillator SPEED AGND CAP CLKIN DGND 图1 CS1231 原理框图 Rev.1.5 第 6 页，共 21 页 CS1231 1.4 芯片最大极限值 表1 CS1231 极限值 名称 模拟电源电压 数字电源电压 数字地与模拟地之间压差 电源瞬间电流 电源恒定电流 数字管脚输入电压 模拟管脚输入电压 节温 工作温度 储存温度 芯片管脚焊接温度 符号 最小 最大 单位 AVDD DVDD -0.3 -0.3 -0.3 6 6 0.3 100 10 DVDD+0.3 AVDD+0.3 150 105 150 240 V V V mA mA V V ℃ ℃ ℃ ℃ -0.3 -0.3 -40 -60 Rev.1.5 第 7 页，共 21 页 CS1231 1.5 数字逻辑特性 表2 CS1231 数字逻辑特性 参数 VIH VIL VIH （ PWDN） VIL（ PWDN） VOH VOL IIH IIL 外置时钟工作频率范围(1) 串口时钟工作频率范围(2) 最小 典型 0.7×DVDD DGND 0.8×DVDD DGND DVDD-0.4 DGND -10 0.2 4.9152 最大 单位 DVDD+0.1 0.3×DVDD DVDD+0.1 0.2×DVDD DVDD 0.2×DVDD 10 V V V V V V uA uA MHz MHz 8 2 条件说明 Ioh=1mA IoL=1mA VI=DVDD VI=DGND （1）芯片工作时钟频率 （2）串口通信时钟SCLK的频率 Rev.1.5 第 8 页，共 21 页 CS1231 1.6 电气特性 所有的参数测试在环境温度-20~85℃,AVDD = DVDD = 5V,REFP = 5V,REFN = 0V 的条件 下测试，除非有其它注明。 参数 模拟输入 满幅输入电压 (AINP-AIN) 共模输入电压 共模电压抑制比 差分输入阻抗 系统性能 分辨率 AD速率 建立时间 P-P噪声 积分线性度 失调误差 失调误差漂移 增益误差 增益误差漂移 参考电压输入 负参考电压输入 正参考电压输入 REFP －REFN 参考电压抑制比 电源 模拟电源电压 数字电源电压 电源电压抑制比 模拟部分电流 数字部分电流 时钟 内部振荡器频率 内置时钟温漂 外部时钟频率 表3 CS1231 电气特性（AVDD = DVDD = 5V） 条件 最小值 典型值 最大值 ±0.5VREF/PGA V PGA=64、128 125 >1 V dB GΩ 无失码 时钟为4.9152MHz 全建立 PGA=128，DR=10Hz PGA=128 PGA=128 PGA=128 PGA=128 PGA=128 24 10 4 183 ±6 -1 25 ±0.1 6 Bits Hz 转换周期 nv ppm uV nv/℃ % ppm/℃ PGA=64，128 REFN REFP AVDD DVDD PGA=64、128 普通 PGA=64、128 模式 Standby mode Power down normal mode Standby mode Power down AGND+1.5 单位 AGND-0.1 REFN +2.5 2.5 2.8 2.8 4.6 0.2 Rev.1.5 AVDD-1.5 AVDD 54 5 5 110 80 AGND+0.6 AVDD+0.1 AVDD+0.1 V V V dB 5.5 5.5 V V dB 3 mA 6 0.1 400 150 1.5 uA uA uA uA uA 5 250 4.9152 5.4 8 MHz ppm/℃ MHz 第 9 页，共 21 页 CS1231 所有的参数测试在环境温度-20~85℃,AVDD = DVDD = 3V,REFP = 3V,REFN = 0V 的条件 下测试，除非有其它注明。 参数 模拟输入 满幅输入电压 (AINP-AIN) 共模输入电压 共模电压抑制比 差分输入阻抗 系统性能 分辨率 AD速率 建立时间 P-P噪声 积分线性度 失调误差 失调误差漂移 增益误差 增益误差漂移 参考电压输入 负参考电压输入 正参考电压输入 REFP －REFN 参考电压抑制比 电源 模拟电源电压 数字电源电压 电源电压抑制比 模拟部分电流 数字部分电流 时钟 内部振荡器频率 内置时钟温漂 外部时钟频率 表4 CS1231 电气特性（AVDD = DVDD = 3V） 条件 最小值 典型值 最大值 0.5VREF/PGA PGA=64，128 AGND+1.5 PGA=64、128 无失码 时钟为4.9152MHz 全建立 PGA=128，DR=10Hz PGA=128 PGA=128 PGA=128 PGA=128 PGA=128 24 10 4 156 ±6 -1 25 ±0.1 6 REFN REFP AVDD DVDD PGA=64、128 普通 PGA=64、128 模式 Standby mode Power down normal mode Standby mode Power down AGND-0.1 REFN +1.5 1.5 2.8 2.8 4.4 0.2 Rev.1.5 V AVDD-1.5 125 >1 AVDD 54 5 5 110 单位 80 V dB MΩ Bits Hz 转换周期 nv ppm uV nv/℃ % ppm/℃ AGND+0.6 AVDD+0.1 AVDD+0.1 V V V dB 5.5 5.5 V V dB 2.7 mA 3 0.1 360 100 1.5 uA uA uA uA uA 5 250 4.9152 5.6 8 MHz ppm/℃ MHz 第 10 页，共 21 页 CS1231 1.7 条件 AVDD=5V VREF=5V AVDD=3V VREF=3V 噪声性能 速度 10Hz 80Hz 10Hz 80Hz 增益 64 128 64 128 64 128 64 128 表5 RMS 噪声 32nV 30nV 105nV 80nV 32nV 28nV 63nV 73nV 噪声性能表 P -P 噪声 242nV 183nV 484nV 421nV 192nV 156nV 383nV 358nV Rev.1.5 ENOB(RMS) 21.2 20.3 19.5 18.9 20.5 19.7 19.5 18.3 NOISE-FREE BITS 18.3 17.7 17.3 16.5 17.9 17.2 16.9 16 第 11 页，共 21 页 CS1231 1.8 芯片引脚 DVDD 1 16 DRDY/DOUT DGND 2 15 SCLK CLKIN 3 14 PDWN GAIN 4 13 SPEED CAP1 5 12 AVDD CAP2 6 11 AGND AINP 7 10 REFP AINN 8 9 REFN CS1231 图2 CS1231 芯片引脚图 表6 PIN 脚说明 序号 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引脚名称 DVDD DGND CLKIN GAIN CAP1 CAP2 AINP AINN REFN REFP AGND AVDD SPEED PWDN SCLK DRDY / DOUT 输入/输出 P P DI AI AI AI AI AI AI AI P P DI DI DI DO 说明 数字电源 数字地 外部时钟输入 增益选择：GAIN=0，PGA=64；GAIN=1，PGA=128 PGA 放大器输出，CAP1、CAP2 之间外接 0.1uF 电容 通道正输入 通道负输入 参考电压负输入端 参考电压正输入端 模拟地 模拟电源 输出速率选择；SPEED=0，10Hz；SPEED=1，80Hz Power down 控制端口(低电平有效) SPI 时钟端口 SPI 数据输入/输出端口 Rev.1.5 第 12 页，共 21 页 CS1231 2 2.1 芯片功能模块描述 模拟输入前端 CS1231 中有 1 路差分输入 ADC，差分输入信号从引脚 AINP、AINN 输入到 ADC。其基本 结构如下图所示： AINP Input Mux AINN 3rd sigma delta ADC 图3 模拟输入结构图 Rev.1.5 第 13 页，共 21 页 CS1231 2.2 低噪声 PGA 放大器 CS1231 集成低噪声，低漂移 PGA 放大器与桥式传感器差分输出连接，其内部基本结构如 图 4 所示，前置抗 EMI 滤波器电路 R=450Ω，C=18pF 实现 20M 高频滤波。低噪声 PGA 放 大器通过 RF1，R1，RF2 实现 64 倍放大，与后级电路组成 64 和 128 的 PGA 放大。通过对 引脚 GAIN 的控制来选择 64 倍，128 倍等不同的增益倍数。在 CAP 端口处接一个外置 0.1uF 电容，与内置 2K 欧电阻 RINT 组成一个低通滤波电路，用于低噪声 PGA 放大器输出 信号的高频滤波，同时该低通滤波器也可以作为 ADC 的抗混叠滤波器。 CAP 450Ω Gain of 64 AINP + Rint A1 18pF R1 Gain of 1 or 2 Rf1 Rf2 + A3 - + 450Ω + Δ-Σ ADC - Rint A2 - AINN 18pF CAP 图4 PGA 结构图 Rev.1.5 第 14 页，共 21 页 CS1231 2.3 时钟信号源 CLKIN CLK_DETECT Internal Osillator S0 EN S1 S MUX TO ADC 图5 CS1231 时钟信号 CS1231 可以使用外部输入时钟或内置振荡电路来提供系统所需要的时钟频率，图 5 为 CS1231 时钟系统的基本结构图，CLK_DETECT 用来检测是否存在外置时钟以确定关闭或 打开内置振荡电路，当 CLKIN 的频率超过 200kHz 时，CLK_DETECT 的输出置低以关闭 内置振荡电路，当 CLKIN 的频率小于 200kHz 时，CLK_DETECT 的输出置高以打开内置 振荡电路，使用内置振荡电路建议将 CLKIN 置低。 2.4 复位和断电(POR & power down) 当芯片上电时，内置上电复位电路会使芯片自动复位。将引脚 PDWN 端口拉低，可以使 整个系统进入 Power down 状态，此时功耗低于 1.6uA，正常使用时将 PDWN 拉高。 Rev.1.5 第 15 页，共 21 页 CS1231 SPI 串口通信 2.5 CS1231 采用 2 线 SPI 串口通信，通过 SCLK 和 DRDY / DOUT 可以实现数据的接收。 CS1231 可以持续的转换模拟输入信号，当将 DRDY / DOUT 拉低后，表明数据已经准备 好，输入的第一个 SCLK 就可以将 24 位 AD 值的最高位读出，在 24 个 SCLK 后，将所有 的 24 位 DOUT 数据读出，之后 DRDY / DOUT 会保持着最后一位的数据，直到下一个数 据准备好之前拉高，此后当 DRDY / DOUT 被再次拉低，表示新的数据已经转换完成，可 进行下一个数据读取。在接收完成一组数据后，应当保持 SCLK 的电平为低，防止 SCLK 高电平时间过长，使 CS1231 误入 Standby 模式。每次数据读取可以不需要读完 24bit 数 据，是否全部读完 24bit 数据对下次模数转换没有影响。 建立时间 2.5.1 CS1231 在连续转换过程中，若外部差分输入信号发生突然变化，需要建立时间。突变的信 号需要 4 个转换周期进行建立，第 5 个转换周期得到最终的 AD 值。图 7 描述突变信号建 立的过程。若在建立的过程中，信号再发生突变，则忽略之前的建立，需要新的 4 个转换 周期进行建立，之后紧接着的第 5 个转换周期得到最终的 AD 值。 Toggled TEMP Pin or Abrupt Change in External VIN 1st Conversion; Include unsettled VIN. VIN Start of Conversion 2nd Conversion;VIN settled, 4th Conversion;VIN settled, but digital filter unsettled . but digital filter unsettled . DRDY/DOUT Conversion time 3rd Conversion;VIN settled,but 5th Conversion;VIN settled and digital filter unsettled . digital filter both settled . 图6 CS1231 在连续转换模式的建立时间 Rev.1.5 第 16 页，共 21 页 CS1231 输出速率 2.5.2 CS1231 的输出速率可以通过 SPEED 引脚设置。当 SPEED 为低电平时，输出速率为 10 Hz，此时输出速率拥有最小的噪声，并对 50Hz/60Hz 噪声有很好的抑制作用；当 SPEED 为高电平时，输出速率为 80Hz。 SPEED 引脚 0 1 2.5.3 表7 输出速率设置 输出速率 时钟为 4.9152MHz 10Hz 80Hz 其他外部时钟 fCLK/491,520 fCLK/61,440 数据格式 CS1231 输出的数据为 24 位的 2 进制补码，最高位（MSB）最先输出。最小有效位 （LSB）为(0.5VREF/Gain)/(223-1)。正值满幅输出码为 7FFFFFH，负值满幅输出码为 800000H。下表为不同模拟输入信号对应的理想输出码。 表8 理想输出码和输入信号(1) 输入信号 VIN （AINP-AINN） 理想输出 7FFFFFH ≥+0.5VREF/Gain (+0.5VREF/Gain)/(223-1) 000001H 0 000000H 23 (-0.5VREF/Gain)/(2 -1) FFFFFFH 800000H ≤+0.5VREF/Gain （1）不考虑噪声，INL，失调误差和增益误差的影响 2.5.4 数据准备/数据输入输出( DRDY / DOUT ) DRDY / DOUT 引脚有 2 个用途。第一，当输出为低时，表示新的数据已经转换完成；第 二，作为数据输出引脚，当数据准备好后，在第 1 个 SCLK 的上升沿后， DRDY / DOUT 输出转换数据的最高位（MSB）。在每一个 SCLK 的上升沿，数据会自动移 1 位。在 24 个 SCLK 后，将所有的 24 位 DOUT 数据读出，之后 DRDY / DOUT 会保持着最后一位的数 据，直到下一个数据准备好之前拉高，此后当 DRDY / DOUT 被再次拉低，表示新的数据 已经转换完成，可进行下一个数据读取。 2.5.5 串行时钟输入(SCLK) 串行时钟输入是一个数字引脚。这个信号应保证是一个干净的信号，毛刺或慢速的上升沿 都会可能导致读取错误数据或误入错误状态。因此，应保证 SCLK 的上升和下降时间都小 于 50ns。 Rev.1.5 第 17 页，共 21 页 CS1231 2.5.6 数据接收 CS1231 可以持续的转换模拟输入信号，当将 DRDY / DOUT 拉低后，表明数据已经准备 好接受，输入的第一个 SCLK 来就可以将输出的最高位读出，在 24 个 SCLK 后，将所有的 24 位 DOUT 数据读出，之后 DRDY / DOUT 会保持着最后一位的数据，直到其被拉高， 通过第 25 个 SCLK 可以将 DRDY / DOUT 拉高，此后当 DRDY / DOUT 被再次拉低，表 示新的数据已经准备好接受，进行下一个数据的转换。其基本时序如图所示： Data Data Ready New Data Ready MSB LSB 23 DRDY/DOUT 22 0 21 t4 SCLK t2 t3 t5 1 t6 24 t3 t7 图7 CS1231 读取数据时序图 Data Data Ready New Data Ready MSB 23 DRDY/DOUT SCLK LSB 22 0 21 1 24 25 25th SCLK to Force DRDY/DOUT High 图8 CS1231 读取数据时序且将 DRDY / DOUT 拉高时序 表9 读取数据时序表 SYMBOL t2 t3 DESCRIPTION MIN DRDY / DOUT 变低后到第一个SCLK上升 沿 SCLK 高电平或低电平脉宽 t4 SCLK上升沿到新数据位有效(传输延迟) t5 t6 SCLK上升沿到旧数据位有效(保持时间) 数据更新， 不允许读之前的数据 SPEED = 1 转换时间 (1/data rate) SPEED = 0 t7 Rev.1.5 TYP MAX 0 250 200 0 39 12.5 100 UNITS ns ns ns ns us ms ms 第 18 页，共 21 页 CS1231 2.5.7 Standby 模式 Standby 模式通过关闭大部分电路来减小功耗。在 standby 模式中，整个模拟电路关闭，只 有时钟电路工作。进入 standby 模式的方式是， DRDY / DOUT 变低后（数据准备好）， 一直保持 SCLK 高电平即可进入 standby 模式。进入 standby 模式的方式是在任何读取数据 过程中。当 SCLK 保持高电平满足 t10，Standby 模式将会激活。进入 standby 模式， DRDY / DOUT 会保持高电平。在 standby 模式，SCLK 必须一直保持为高电平。当 SCLK 变低电平时，芯片退出 standby 模式开始新的数据转换。 MSB 23 DRDY/DOUT SCLK LSB 22 0 21 1 Standby Mode Data Ready 23 Begin Conversion 1 24 22 2 t9 t10 t11 图9 Standby 模式时序图 表10 Standby 模式时序表 描述 最小值 典型值 SPEED = 1 0 12.44 在 DRDY / DOUT 变低后， t9(1) SPEED = 0 0 99.94 SCLK 拉高进入 standby 模式 SPEED = 1 12.46 t10(1) standby 模式激活时间 SPEED = 0 99.96 SPEED = 1 57 57 t11(1) 退出 standby 后到数据准备好 SPEED = 0 407 407 (1) 值是在 fclk=4.9152MHz 时对应的值，不同的 fclk 频率，数值等比例变化 参数 2.5.8 最大值 ms ms ms ms ms ms 上电顺序 AVDD 和 DVDD 必须在 PDWN 信号变成高电平之前上电。 AVDD DVDD PDWN ≥10us 图10 CS1231 上电顺序图 2.5.9 Power down 模式 Rev.1.5 第 19 页，共 21 页 CS1231 PDWN 信号有效时关掉芯片所有电路，功耗小于 1.6uA。只需把 PDWN 引脚保持低电 平，即可进入 Power Down 模式。 PDWN Power-Down Mode t14 DRDY/DOUT Start Conversion Clock Source Wakeup t13 Data Ready 23 t11 1 SCLK 22 2 图11 Power Down 模式时序图 参数 表11 Power Down 模式时序表 描述 内部时间 在 POWER DOWN 模式下唤醒时间 外部时间 典型值 7.95 t13(1) 0.16 26 t14(1) PDWN 脉宽 （min） (1) 值是在 fclk=4.9152MHz 时对应的值，不同的 fclk 频率，数值等比例变化 Rev.1.5 单位 us us us 第 20 页，共 21 页 CS1231 3 3.1 芯片封装 采用 TSSOP-16 封装形式 图12 芯片 TSSOP-16 封装尺寸信息 3.2 采用 SOP-16 封装形式 图13 芯片 SOP-16 封装尺寸信息 Rev.1.5 第 21 页，共 21 页