GW1N-UV9QN48C6/I5

GW1N 系列 FPGA 产品 数据手册 DS100-3.1, 2023-08-18 版权所有© 2023 广东高云半导体科技股份有限公司 、Gowin、小蜜蜂、LittleBee、高云均为广东高云半导体科技股份有限公司注册 商标, 本手册中提到的其他任何商标，其所有权利属其拥有者所有。未经本公司书面许可， 任何单位和个人都不得擅自摘抄、复制、翻译本文档内容的部分或全部，并不得以任何形式 传播。 免责声明 本文档并未授予任何知识产权的许可，并未以明示或暗示，或以禁止发言或其它方式授予任 何知识产权许可。除高云半导体在其产品的销售条款和条件中声明的责任之外，高云半导体 概不承担任何法律或非法律责任。高云半导体对高云半导体产品的销售和／或使用不作任何 明示或暗示的担保，包括对产品的特定用途适用性、适销性或对任何专利权、版权或其它知 识产权的侵权责任等，均不作担保。高云半导体对文档中包含的文字、图片及其它内容的准 确性和完整性不承担任何法律或非法律责任，高云半导体保留修改文档中任何内容的权利， 恕不另行通知。高云半导体不承诺对这些文档进行适时的更新。 版本信息 日期 版本 说明 2016/03/31 1.05 初始版本。  2018/07/31 1.2   2018/09/08 1.3 增加 UG256 封装信息。  2018/11/27 1.4   2019/01/09 1.5 1.6    2019/06/04 1.7    2019/07/02 1.8     2019/10/10 1.9    2.0 更新 UV 版本供电电压。 电气特性 LV 版本参数适用于 UV 版本器件。 更新器件命名图示。 电气特性中的环境温度更新为结温。 增加 GW1N-1S 器件信息。 增加 GW1N-6/9 的 BANK0/1/3 的供电限制。 增加 GW1N-2/2B/4/4B/6/9 用户闪存的描述。 增加 GW1N-6/9 MG196, UG169 及 EQ144 的封装信息。 增加 GW1N-1S CS30 的封装信息。 增加 GW1N-1 LQ100X-LV/LQ100X-UV 信息。 GW1N-1S 器件的 BSRAM 不支持 Dual port 模式。 修正 LQ100/LQ144/EQ144/LQ176/EQ176 封装尺寸。 增加车规级结温范围。 更新各器件电源上升斜率。  修正最大 I/O 数。 在 5.1 器件命名中增加车规级说明。 更新延迟模块描述。  2019/11/15 添加 B 版本器件。 GW1N-6 和 GW1N-9 器件 BANK0 和 BANK2 支持 I3C OpenDrain/PushPull 转换。 IODELAY 每步延迟由 25ps 更新为 30ps。 更新片内晶振频率。  2019/02/14 更新 PLL 结构框图，输入时钟为 CLKIN。 增加 User Flash 时序参数。 增加空白芯片可编程通用管脚（GPIO）默认状态描述。  2020/01/15 2.1   修正 LQ100X-LV 及 LQ100X-UV 封装名称。 增加 GW1N-4 MG132X 封装信息。 2020/03/16 2.2   新增 GW1N-9 CS81M 封装信息。 更新锁相环 CLKIN 频率描述。 2.3    删除 GW1N-2/GW1N-2B/GW1N-6 器件信息。 修改 CFU 结构示意图。 新增 GW1N-9C 器件。 2020/09/30 2.4    新增 GW1N-2 器件信息。 新增 GW1N-9 MG100 封装。 新增 GW1N-9 QN48F 封装。 2021/04/06 2.5 新增 GW1N-1P5 器件。 2021/05/27 2.6   2020/04/16 新增 GW1N-1P5 LQ100 封装。 新增 GW1N-2 MG132,LQ100,LQ144 封装。MG132 封装改名 日期 版本 说明    为 MG132H，QN48M 封装改名为 QN48H。 新增 GW1N-9 MG100T 封装。 删除 GW1N-1 LQ100X 封装。 新增“表 1-3 不同封装支持的配置模式列表”。 新增 GW1N-4 UG169 封装。 更新 GW1N-2 CS42H 封装。 更新 MIPI IO 的输出驱动能力。 更新 I/O 推荐工作条件。 更新片内晶振特性参数。 更新 Gearbox 时序参数。 2022/05/20 2.7       2022/06/02 2.7.1 新增 GW1N-1 QN32、QN48、LQ100 及 LQ144 封装。 2.8       新增 GW1N-2 QN32 封装。 新增 GW1N-2 CS100H 封装。 新增 GW1N-2 LQ144F 封装。 更新差分输入门限 VTHD 的最大值。 新增 GW1N-2 器件的加载频率的说明。 新增 GW1N-1 CS30 所支持的配置模式的说明。 2.9        增加关于 DC 电流限制的注释。 更新表 3-2 推荐工作范围。 增加关于 GW1N-4/GW1N-9 UV 版本器件 Vcc 电压的注释。 更新器件结构示意图。 更新表 3-5 POR 电压参数。 更新表 3-9 静态电流。 更新 3.4 AC 开关特性。 2.9.1     更新表 3-3 电源上升斜率。 更新表 3-8 推荐工作范围条件下 DC 电气特性。 新增配置闪存资源的描述。 增加关于字节使能功能的注释。 2.9.2    更新表 3-1 绝对最大范围。 更新表 3-9 静态电流。 更新 2.12 编程配置一节中关于背景升级的说明。     更新表 3-1 绝对最大范围。 更新表 3-22 GW1N-1/1S 器件用户闪存 DC 电气特性。 新增表 3-23 GW1N-2/4/9 器件用户闪存 DC 电气特性(一)。 更新表 3-24 GW1N-2/4/9 器件用户闪存 DC 电气特性(二) [1], [4] 。 修改表 2-4 存储器配置列表的注释。 2022/07/21 2022/09/29 2022/11/11 2022/11/21 2022/12/08 2.9.3  2022/12/19 2.9.4 新增 GW1N-1P5 QN48XF 封装。 2023/01/12 2.9.5   更新表 1-2 产品封装和最大用户 I/O 信息、True LVDS 对数。 更新表 3-8 推荐工作范围条件下 DC 电气特性。 2023/02/22 2.9.6  删除 Slew Rate 的相关描述。 日期 版本 说明    2023/04/13 2.9.7 更新表 3-26 GW1N-1P5/2/4/9 器件用户闪存时序参数。 新增说明到 2.5 用户闪存资源(GW1N-1 和 GW1N-1S)和 2.6 用户闪存资源(GW1N-1P5/2/4/9)。 修改真 LVDS 的相关描述。  修改 GPIO 默认状态的相关注释。 修改图 2-5 CFU 结构示意图的注释。 更新表 3-3 电源上升斜率。 将 I/O 逻辑输出示意图和 I/O 逻辑输入示意图合并为图 2-13 I/O 逻辑输入输出示意图。 更新 MIPI 输入/输出的相关描述。 更新 Flash 资源的相关描述。 修改表 2-4 存储器配置列表的注释。 更新 GW1N-9 器件 VCCIO 供电限制的相关描述。     2023/04/27 2.9.8    2023/05/25 2.9.9 更新 2.4.2 存储器配置模式。 2023/06/09 3.0 新增表 2-8 GW1N 系列 FPGA 产品的 MIPI IO 模式支持列表。  2023/08/18 3.1      更新表 1-2 产品封装和最大用户 I/O 信息、True LVDS 对数及 其注释。 修改表 3-8 推荐工作范围条件下 DC 电气特性的注释。 更新表 3-26 GW1N-1P5/2/4/9 器件用户闪存时序参数。 更新图 4-3 器件封装标识示例。 优化 GPIO 默认状态的相关注释。 调整文档结构。 目录 目录 目录 ....................................................................................................................... i 图目录 .................................................................................................................. iv 表目录 .................................................................................................................. vi 1 产品概述 ........................................................................................................... 1 1.1 特性概述............................................................................................................................. 1 1.2 产品信息列表 ..................................................................................................................... 3 1.3 封装信息列表 ..................................................................................................................... 4 2 结构介绍 ........................................................................................................... 7 2.1 结构框图............................................................................................................................. 7 2.2 可配置功能单元 ................................................................................................................ 10 2.3 输入输出模块 ....................................................................................................................11 2.3.1 I/O 电平标准 ................................................................................................................... 12 2.3.2 真 LVDS 设计 ................................................................................................................ 19 2.3.3 I/O 逻辑 .......................................................................................................................... 21 2.3.4 I/O 逻辑工作模式 ........................................................................................................... 23 2.4 块状静态随机存储器模块 ................................................................................................. 23 2.4.1 简介 ............................................................................................................................... 23 2.4.2 存储器配置模式 ............................................................................................................. 24 2.4.3 存储器混合数据宽度配置 .............................................................................................. 25 2.4.4 字节使能功能配置 ......................................................................................................... 26 2.4.5 校验位功能配置 ............................................................................................................. 26 2.4.6 同步操作........................................................................................................................ 26 2.4.7 上电情况........................................................................................................................ 27 2.4.8 BSRAM 操作模式........................................................................................................... 27 2.4.9 时钟模式........................................................................................................................ 28 2.5 用户闪存资源(GW1N-1 和 GW1N-1S) ............................................................................. 30 2.6 用户闪存资源(GW1N-1P5/2/4/9) ..................................................................................... 30 2.7 数字信号处理模块 ............................................................................................................ 31 DS100-3.1 i 目录 2.7.1 宏单元 ........................................................................................................................... 31 2.7.2 DSP 操作模式配置 ......................................................................................................... 32 2.8 MIPI D-PHY ...................................................................................................................... 32 2.8.1 硬核 MIPI D-PHY RX(GW1N-2) .................................................................................... 32 2.8.2 GPIO 支持 MIPI D-PHY RX/TX ..................................................................................... 33 2.9 时钟 .................................................................................................................................. 33 2.9.1 全局时钟........................................................................................................................ 33 2.9.2 锁相环 ........................................................................................................................... 34 2.9.3 高速时钟........................................................................................................................ 34 2.10 长线 ................................................................................................................................ 36 2.11 全局复置位 ..................................................................................................................... 36 2.12 编程配置......................................................................................................................... 37 2.13 片内晶振......................................................................................................................... 37 3 电气特性 ......................................................................................................... 40 3.1 工作条件........................................................................................................................... 40 3.1.1 绝对最大范围 ................................................................................................................ 40 3.1.2 推荐工作范围 ................................................................................................................ 40 3.1.3 电源上升斜率 ................................................................................................................ 41 3.1.4 热插拔特性 .................................................................................................................... 41 3.1.5 POR 特性 ....................................................................................................................... 41 3.2 ESD 性能 .......................................................................................................................... 42 3.3 DC 电气特性 ..................................................................................................................... 46 3.3.1 推荐工作范围 DC 电气特性 ........................................................................................... 46 3.3.2 静态电流........................................................................................................................ 47 3.3.3 编程下载电流 ................................................................................................................ 48 3.3.4 I/O 推荐工作条件 ........................................................................................................... 49 3.3.5 单端 I/O DC 电气特性 ................................................................................................... 50 3.3.6 差分 I/O DC 电气特性 ................................................................................................... 51 3.4 AC 开关特性 ...................................................................................................................... 52 3.4.1 CFU 开关特性 ................................................................................................................ 52 3.4.2 BSRAM 开关特性........................................................................................................... 53 3.4.3 DSP 开关特性 ................................................................................................................ 55 3.4.4 Gearbox 开关特性.......................................................................................................... 56 3.4.5 时钟和 I/O 开关特性 ...................................................................................................... 57 3.4.6 片内晶振开关特性 ......................................................................................................... 58 3.4.7 锁相环开关特性 ............................................................................................................. 59 3.5 用户闪存电气特性 ............................................................................................................ 60 DS100-3.1 ii 目录 3.5.1 DC 电气特性 .................................................................................................................. 60 3.5.2 时序参数........................................................................................................................ 62 3.5.3 操作时序图（GW1N-1/ GW1N-1S） ............................................................................ 64 3.5.4 操作时序图（GW1N-1P5/2/4/9） ................................................................................. 65 3.6 编程接口时序标准 ............................................................................................................ 66 4 器件订货信息 .................................................................................................. 67 4.1 器件命名........................................................................................................................... 67 4.2 器件封装标识 ................................................................................................................... 69 5 关于本手册 ...................................................................................................... 70 5.1 手册内容........................................................................................................................... 70 5.2 相关文档........................................................................................................................... 70 5.3 术语、缩略语 ................................................................................................................... 70 5.4 技术支持与反馈 ................................................................................................................ 72 DS100-3.1 iii 图目录 图目录 图 2-1 GW1N 系列 FPGA 器件结构示意图 (GW1N-9) ....................................................................... 7 图 2-2 GW1N 系列 FPGA 器件结构示意图 (GW1N-4) ....................................................................... 8 图 2-3 GW1N 系列 FPGA 器件结构示意图 (GW1N-1) ....................................................................... 8 图 2-4 GW1N 系列 FPGA 器件结构示意图 (GW1N-2) ....................................................................... 9 图 2-5 CFU 结构示意图 ...................................................................................................................... 11 图 2-6 IOB 结构示意图 ....................................................................................................................... 12 图 2-7 GW1N-1/4 I/O Bank 分布示意图 ............................................................................................. 13 图 2-8 GW1N-1S I/O Bank 分布示意图 .............................................................................................. 13 图 2-9 GW1N-1P5 I/O Bank 分布示意图 ............................................................................................ 14 图 2-10 GW1N-2 I/O Bank 分布示意图 .............................................................................................. 14 图 2-11 GW1N-9 I/O Bank 分布示意图............................................................................................... 14 图 2-12 真 LVDS 设计参考框图 .......................................................................................................... 20 图 2-13 I/O 逻辑输入输出示意图 ........................................................................................................ 21 图 2-14 IODELAY 示意图 ................................................................................................................... 22 图 2-15 GW1N 的 I/O 寄存器示意图 ................................................................................................... 22 图 2-16 GW1N 的 IEM 示意图 ............................................................................................................ 23 图 2-17 单端口、伪双端口及双端口模式下的流水线模式 .................................................................. 27 图 2-18 独立时钟模式 ......................................................................................................................... 29 图 2-19 读写时钟模式 ......................................................................................................................... 29 图 2-20 单端口时钟模式 ..................................................................................................................... 29 图 2-21 GW1N-1 HCLK 示意图 .......................................................................................................... 34 图 2-22 GW1N-1P5/GW1N-2 HCLK 示意图 ...................................................................................... 35 图 2-23 GW1N-4 HCLK 示意图 .......................................................................................................... 35 图 2-24 GW1N-9 HCLK 示意图 .......................................................................................................... 36 图 2-25 GW1N-1S HCLK 示意图........................................................................................................ 36 图 3-1 读操作模式 .............................................................................................................................. 64 图 3-2 写入页锁存模式 ....................................................................................................................... 64 图 3-3 清除页锁存模式 ....................................................................................................................... 65 图 3-4 高电平周期 .............................................................................................................................. 65 DS100-3.1 iv 图目录 图 3-5 读操作时序 .............................................................................................................................. 65 图 3-6 编程操作时序 ........................................................................................................................... 66 图 3-7 擦除操作时序 ........................................................................................................................... 66 图 4-1 器件命名方法–ES .................................................................................................................... 67 图 4-2 器件命名方法–Production ........................................................................................................ 68 图 4-3 器件封装标识示例.................................................................................................................... 69 DS100-3.1 v 表目录 表目录 表 1-1 产品信息列表 ........................................................................................................................... 3 表 1-2 产品封装和最大用户 I/O 信息、True LVDS 对数 ..................................................................... 4 表 1-3 不同封装支持的配置模式列表(GW1N-1P5、GW1N-2) ............................................................ 5 表 2-1 GW1N 系列 FPGA 产品支持的输出 I/O 类型及部分可选配置 ................................................. 16 表 2-2 GW1N 系列支持的输入 I/O 类型及部分可选配置 .................................................................... 17 表 2-3 端口介绍 .................................................................................................................................. 21 表 2-4 存储器配置列表 ....................................................................................................................... 24 表 2-5 双端口混合读写数据宽度配置列表[1],[2] .................................................................................... 25 表 2-6 伪双端口混合读写数据宽度配置列表 ....................................................................................... 26 表 2-7 时钟模式配置列表.................................................................................................................... 28 表 2-8 GW1N 系列 FPGA 产品的 MIPI IO 模式支持列表 ................................................................... 33 表 2-9 GW1N-4 片内晶振的部分输出频率选项 .................................................................................. 38 表 2-10 GW1N-1P5/2/9 片内晶振的部分输出频率选项 ...................................................................... 38 表 2-11 GW1N-1/1S 片内晶振的部分输出频率选项 ........................................................................... 38 表 3-1 绝对最大范围 ........................................................................................................................... 40 表 3-2 推荐工作范围 ........................................................................................................................... 40 表 3-3 电源上升斜率 ........................................................................................................................... 41 表 3-4 热插拔特性 .............................................................................................................................. 41 表 3-5 POR 电压参数 ......................................................................................................................... 41 表 3-6 GW1N ESD – HBM ................................................................................................................. 42 表 3-7 GW1N ESD – CDM ................................................................................................................. 44 表 3-8 推荐工作范围条件下 DC 电气特性 .......................................................................................... 46 表 3-9 静态电流 .................................................................................................................................. 47 表 3-10 编程下载电流 ......................................................................................................................... 48 表 3-11 I/O 推荐工作条件 ................................................................................................................... 49 表 3-12 单端 I/O DC 电气特性 ............................................................................................................ 50 表 3-13 差分 I/O DC 电气特性 ............................................................................................................ 51 表 3-14 CFU 内部时序参数[1], [2] .......................................................................................................... 52 表 3-15 BSRAM 时序参数 .................................................................................................................. 53 DS100-3.1 vi 表目录 表 3-16 DSP 时序参数........................................................................................................................ 55 表 3-17 Gearbox 时序参数 ................................................................................................................. 56 表 3-18 单端 IO Fmax......................................................................................................................... 57 表 3-19 外部开关特性 ......................................................................................................................... 57 表 3-20 片内晶振特性参数.................................................................................................................. 58 表 3-21 锁相环特性参数 ..................................................................................................................... 59 表 3-22 GW1N-1/1S 器件用户闪存 DC 电气特性 ............................................................................... 61 表 3-23 GW1N-2/4/9 器件用户闪存 DC 电气特性(一) ........................................................................ 61 表 3-24 GW1N-2/4/9 器件用户闪存 DC 电气特性(二) [1], [4] ................................................................. 61 表 3-25 GW1N-1/ GW1N-1S 器件用户闪存时序参数 ......................................................................... 62 表 3-26 GW1N-1P5/2/4/9 器件用户闪存时序参数[1], [4], [5] ................................................................... 63 表 5-1 术语、缩略语 ........................................................................................................................... 70 DS100-3.1 vii 1 产品概述 1.1 特性概述 1 产品概述 高云半导体 GW1N 系列 FPGA 产品是高云半导体小蜜蜂®(LittleBee®) 家族第一代产品，具有较丰富的逻辑资源，支持多种 I/O 电平标准，内嵌块 状静态随机存储器、数字信号处理模块、锁相环资源，此外，内嵌 Flash 资 源，是一款具有非易失性的 FPGA 产品，具有低功耗、瞬时启动、低成 本、高安全性、产品尺寸小、封装类型丰富、使用方便灵活等特点。 高云半导体提供面向市场自主研发的新一代 FPGA 硬件开发环境，支 持 GW1N 系列 FPGA 产品，能够完成 FPGA 综合、布局、布线、产生数据 流文件及下载等一站式工作。 1.1 特性概述  低功耗 55nm 嵌入式闪存工艺 - 3μA 待机电流 - LV 版本[1]：支持 1.2V 核电 压 - 页写入时间：8.2ms UV 版本：支持器件 VCC/ VCCIO/ VCCX 由单一电源供电 注！ [1] GW1N-1S 仅支持 LV 版本; - 支持时钟动态打开/关闭 用户闪存资源（GW1N-1 和 GW1N-1S）  用户闪存资源（GW1N1P5/2/4/9） - NOR Flash - 10,000 次写寿命周期 - 超过 10 年的数据保存能力 (+85℃) - 数据位宽：32 - GW1N-1P5/2 存储容量： 96K bits - NOR Flash - 100,000 次写寿命周期 - - 超过 10 年的数据保存能力 (+85℃) GW1N-4 存储容量：256K bits - 可选的数据输入输出位宽 8/16/32 GW1N-9 存储容量：608K bits - 页擦除能力：2,048 bytes - DS100-3.1 页存储空间：256-Byte - -  - 1(72) 1 产品概述    1.1 特性概述 - 字编程时间：≤16μs - 页擦除时间：≤120ms 配置闪存资源（GW1N-1 和 GW1N-1S） - NOR Flash - 提供输入信号迟滞选项 - 100,000 次写寿命周期 - 提供输出信号驱动电流选项 - 超过 10 年的数据保存能力 (+85℃) - 对每个 I/O 提供独立的 Bus Keeper、上拉/下拉电阻及 Open Drain 输出选项 - 支持热插拔 配置闪存资源（GW1N1P5/2/4/9） - NOR Flash - 10,000 次写寿命周期 - 高性能数字信号处理能力 - 超过 10 年的数据保存能力 (+85℃) - 支持 9 x 9，18 x 18，36 x 36bit 的乘法运算和 54bit 累 加器 - 支持多个乘法器级联 - 支持寄存器流水线和旁路功 能 - 预加运算实现滤波器功能 - 支持桶形移位寄存器  - 支持 MIPI DSI 和 MIPI CSI2 RX 器件接口 CS42、CS42H、QN48H、 QN88、MG132H 封装中 IO Bank6 支持 MIPI D-PHY RX - MIPI 传输速率单通道可达 2Gbps - 支持最多四个数据通道和一 个时钟通道  支持 MIPI CSI-2 和 MIPI DSI，RX 和 TX 器件接口， 传输速率单通道可达 1.2Gbps  注！ GW1N 系列 FPGA 产品的 GPIO 支持以 MIPI IO 模式实现 MIPI 传输，详见表 2-8。  支持多种 I/O 电平标准 - DS100-3.1 丰富的基本逻辑单元 - 4 输入 LUT(LUT4) - 支持移位寄存器和分布式存 储器 GPIO 支持 MIPI D-PHY RX/TX -  高性能 DSP 模块(GW1N-4/9) 硬核 MIPI D-PHY RX(GW1N-2) -  HSTL18 II，HSTL15 I； PCI，LVDS25，RSDS， LVDS25E，BLVDSE， MLVDSE，LVPECLE， RSDSE LVCMOS33/25/18/15/12； LVTTL33，SSTL33/25/18 I， SSTL33/25/18 II， SSTL15；HSTL18 I，  支持多种模式的静态随机存储器 - 支持双端口、单端口以及伪 双端口模式 - 支持字节写使能 灵活的 PLL 资源 - 实现时钟的倍频、分频和相 移 - 全局时钟网络资源 内置 Flash 编程 - 瞬时启动 - 支持安全位操作 2(72) 1 产品概述 1.1  支持 AUTO BOOT 和 DUAL BOOT 编程模式 - 编程配置模式 - 支持 JTAG 配置模式 - 支持背景升级 支持多达 7 种 GowinCONFIG 配置模式： AUTOBOOT、SSPI、 MSPI、CPU、SERIAL、 DUAL BOOT、I2C Slave 1.2 产品信息列表 表 1-1 产品信息列表 器件 GW1N-1 GW1N-1P5 GW1N-2 GW1N-4 GW1N-9 GW1N-1S 逻辑单元(LUT4) 1,152 1,584 2,304 4,608 8,640 1,152 寄存器(FF) 864 1,584 2,016 3,456 6,480 864 分布式静态随机存 储器 0 12,672 18,432 0 17,280 0 72K 72K 72K 180K 468K 72K 4 4 4 10 26 4 用户闪存(bits) 96K 96K 96K 256K 608K 96K 乘 法 器 (18 x 18 Multiplier) 0 0 0 16 20 0 锁相环(PLLs) 1 1 1 2 2 1 I/O Bank 总数 4 6 6[2] 4 4 3 最大 GPIO 数 120 125 125 218 276 44 核电压（LV 版本） 1.2V 1.2V 1.2V 1.2V 1.2V 1.2V 核电压（UV 版本） 1.8V/2.5V/3.3V[1] 1.8V/2.5V/3.3V SSRAM(bits) 块状静态随机存储 器 BSRAM(bits) 块状静态随机存储 器数目 BSRAM(个) 1.8V[3]/2.5V/3.3V – 注！ DS100-3.1  [1]目前 GW1N-1 器件中仅 LQ100X 封装支持 UV 版本。  [2] GW1N-2 CS42/QN48H/MG132H/QN88/CS42H 封装的 IO Bank 总数为 7 个。  [3]对于 GW1N-4/GW1N-9UV 版本器件，如果 Vcc 和 Vccx 在某封装中共用一个管脚， 那么 GW1N-4/GW1N-9 的 Vccx 范围（2.5V~3.3V）会将 Vcc 范围限制为 2.5V~3.3V， 此时 Vcc 不支持 1.8V。 3(72) 1 产品概述 1.3 封装信息列表 1.3 封装信息列表 表 1-2 产品封装和最大用户 I/O 信息、True LVDS 对数 封装 间距(mm) 尺寸(mm) GW1N-1S GW1N-1 GW1N-1P5 GW1N-2 GW1N-4 GW1N-9 CS30 0.4 2.3 x 2.4 23 24 - - - - QN32 0.5 5x5 - 26 - 21（1） 24（3） - QN32X 0.5 5x5 - - - 21（1） - - FN32 0.4 4x4 25 - - - - CS42 0.4 2.4 x 2.9 - - - 24（7） - - CS42H 0.4 2.4 x 2.9 - - - 36（3） - - QN48 0.4 6x6 - 41 - 41（12） 40（9） 40（12） QN48H 0.4 6x6 - - - 31（8） - - QN48F 0.4 6x6 - - - - - 40（11） QN48X 0.5 7x7 - - 39（10） - - - QN48XF 0.5 7x7 - - 40（11） - - - CM64 0.5 4.1 x 4.1 - - - - 55（16） CS72 0.4 3.6 x 3.3 -- - - - 58（19） - CS81M 0.4 4.1 x 4.1 - - - - - 55（15） QN88 0.4 10 x 10 - - - 58（17） 71（11） 71（19） CS100H 0.4 4x4 - - - 88（27） - - LQ100 0.5 14 x 14 -- 80 80（16） 80（15） 80（13） 80（20） LQ100X 0.5 14 x 14 -- - 80（16） 80（15） - - LQ144 0.5 20 x 20 -- 117 - 113（28） 120（22） 121（28） LQ144X 0.5 20 x 20 -- - - 113（28） - - LQ144F 0.5 20 x 20 - - - 115（27） - - EQ144 0.5 20 x 20 -- - - - - 121（28） MG49 0.5 3.8 x 3.8 - - - 42（11） - - MG100 0.5 5x5 - - - - - 87（25） MG100T 0.5 5x5 - - - - - 87（17） MG121 0.5 6x6 - - - 100（28） - - MG121X 0.5 6x6 - - - 100（28） - - MG132 8x8 - - - 104（29） - - DS100-3.1 0.5 4(72) 1 产品概述 封装 1.3 封装信息列表 间距(mm) 尺寸(mm) GW1N-1S GW1N-1 GW1N-1P5 GW1N-2 GW1N-4 GW1N-9 - MG132H 0.5 8x8 - - - 95（29） - MG132X 0.5 8x8 - - - 104 (29) 105（23） - MG160 0.5 8x8 -- - - - 132（25） 132（38） UG169 0.8 11 x 11 -- -- - - 129（27） 129（38） LQ176 0.4 20 x 20 - - - - - 147（37） EQ176 0.4 20 x 20 - - - - - 148（37） MG196 0.5 8x8 - - - - - 113（35） PG256 1.0 17 x 17 - - - - 208（32） 208（36） PG256M 1.0 17 x 17 - - - - 208（32） - UG256 0.8 14 x 14 - - - - - 207（36） UG332 0.8 17 x 17 -- - - - - 274（43） 注！  JTAGSEL_N 和 JTAG 管脚是互斥管脚，JTAGSEL_N 引脚和 JTAG 下载的 4 个引脚 （TCK、TDI、TDO、TMS）不可同时复用为 GPIO，但当 mode[2:0]=001 时，JTAGSEL_N 始终为 GPIO，此时可将 JTAGSEL_N 和 JTAG 配置的 4 个管脚（TCK、TMS、TDI、 TDO）同时用作 GPIO。详细信息请参考 UG103，GW1N 系列 FPGA 产品封装与管脚 手册。  本手册中 GW1N 系列 FPGA 产品封装命名采用缩写的方式，详细信息请参见 4.1 器件 命名。  GW1N-1 CS30 仅支持 SSPI 配置模式。 表 1-3 不同封装支持的配置模式列表(GW1N-1P5、GW1N-2) 器件 封装 Mode[2:0] 配置模式 备注 000 JTAG Autoboot – QN32 CS42 LQ100 LQ144 LQ144F MG121 GW1N-2[1] MG132 LQ100X LQ144X MG121X MG132X MG49 QN32X JTAG 100 I2C Autoboot 当配置模式支持 I2C 时，SDA 及 SCL 管脚需要保持外上拉。 配 置 成 100 模 式 下 使 用 Autoboot, SDA 需 要 保 持 外 部上拉。 CS42H DS100-3.1 5(72) 1 产品概述 器件 1.3 封装信息列表 封装 QN48 QN48H Mode[2:0] 配置模式 JTAG 00X Autoboot – SSPI JTAG MG132H 备注 X0X CS100H I2C Autoboot SSPI 当配置模式支持 I2C 时，SDA 及 SCL 管脚需要保持外上拉。 配 置 成 100 模 式 下 使 用 Autoboot, SDA 需 要 保 持 外 部上拉。 JTAG I2C Autoboot QN88 XXX SSPI MSPI – DUAL BOOT SERIAL CPU LQ100X GW1N-1P5 QN48X LQ100 QN48XF JTAG 100 I2C Autoboot 000 JTAG Autoboot 当配置模式支持 I2C 时，SDA 及 SCL 管脚需要外上拉。配 置 成 100 模 式 下 使 用 Autoboot, SDA 需 要 保 持 外 部上拉。 – 注！ [1]对于 GW1N-2 器件而言，若其 MODE[2]的值固定为 1，则其加载频率只能是 2.5MHz。 DS100-3.1 6(72) 2 结构介绍 2.1 结构框图 2 结构介绍 2.1 结构框图 图 2-1 GW1N 系列 FPGA 器件结构示意图 (GW1N-9) PLL IOB Flash IOB Top IO CFU CFU CFU CFU CFU PLL CLU CFU DSP CFU OSC IOB Block SRAM Right IO Left IO Flash CFU CFU Block SRAM IOB CLU CLU CLU CLU OSC CFU CFU CFU CFU CFU IOB IOB Bottom IO DSP CFU DS100-3.1 IOB CFU CFU IOB CFU CFU IOB 7(72) 2 结构介绍 2.1 结构框图 图 2-2 GW1N 系列 FPGA 器件结构示意图 (GW1N-4) PLL IOB Flash IOB Top IO CLU CLU CLU CLU CLU PLL CLU OSC CLU DSP CLU IOB Block SRAM Right IO Left IO Flash CLU CLU Block SRAM IOB CLU CLU CLU CLU OSC CLU CLU CLU CLU CLU IOB IOB IOB Bottom IO DSP CLU CLU CLU IOB CLU CLU IOB 图 2-3 GW1N 系列 FPGA 器件结构示意图 (GW1N-1) CLU CLU CLU Flash IOB I/OBank0 CLU IOB Flash Block SRAM PLL CLU PLL CLU Block SRAM OSC IOB I/OBank1 I/OBank3 Block SRAM Block SRAM OSC IOB CLU CLU CLU CLU CLU CLU IOB CLU CLU CLU CLU IOB I/OBank2 DS100-3.1 8(72) 2 结构介绍 2.1 结构框图 图 2-4 GW1N 系列 FPGA 器件结构示意图 (GW1N-2) PLL IOB Top IO PLL IOB Flash CFU CFU CFU CFU CFU Flash MIPI DPHY RX CFU OSC CFU CFU CFU IOB MIPI D-PHY RX Block SRAM Right IO Left IO CFU CFU Block SRAM CFU CFU CFU CFU OSC CFU CFU CFU CFU CFU IOB IOB IOB IOB Bottom IO CFU CFU CFU CFU CFU IOB CFU CFU CFU CFU CFU IOB 图 2-1~图 2-3 为 GW1N 系列 FPGA 器件结构示意图，器件内部是一个 逻辑单元阵列，外围是输入输出模块(IOB)，器件内嵌了静态随机存储器 （BSRAM）模块、数字信号处理模块 DSP、PLL 资源、片内晶振和闪存资 源，支持瞬时启动功能。图 2-4 为 GW1N-2 器件结构示意图，在 GW1N 系 列其他器件的基础上内嵌了 MIPI D-PHY RX 硬核模块。内部资源数量详细 信息请参见表 1-1。 GW1N 系列 FPGA 产品基本的组成部分为可配置功能单元(CFU， Configurable Function Unit)和/或可配置逻辑单元(CLU)。在器件内部按照 行、列式矩阵排列，不同容量的器件行数和列数不同。可配置功能单元 （CFU）可以配置成查找表（LUT4）模式、算术逻辑模式和存储器模式， 其中存储器模式在 GW1N-1P5/2/9 器件中支持。详细资料请参见 2.2 可配 置功能单元。 GW1N 系列 FPGA 产品的 I/O 资源分布在器件外围，以 Bank 为单位 划分。I/O 资源支持多种电平标准，支持普通工作模式、SDR 工作模式和通 用 DDR 模式。详细资料请参见 2.3 输入输出模块。 GW1N 系列 FPGA 产品的块状静态随机存储器（BSRAM）在器件内部 按照行排列。一个 BSRAM 的容量大小为 18Kbits，支持多种配置模式和操 作模式。详细资料请参见 2.4 块状静态随机存储器模块。 GW1N 系列 FPGA 产品内嵌了闪存资源，包括配置闪存资源和用户闪 存资源。配置闪存资源用于内置 Flash 编程，详细资料请参考 2.12 编程配 置。用户闪存资源用于用户存储，详细信息请参见 2.5 用户闪存资源 (GW1N-1 和 GW1N-1S)及 2.6 用户闪存资源(GW1N-1P5/2/4/9)。 GW1N-4 和 GW1N-9 器件中内嵌了数字信号处理模块 DSP。每个 DSP 包含两个宏单元，每个宏单元包含两个前加法器(pre-adders)，两个 18 位的乘法器(multipliers)和一个三输入的算术/逻辑运算单元(ALU54)。详 DS100-3.1 9(72) 2 结构介绍 2.2 可配置功能单元 细资料请参见 2.7 数字信号处理模块。 注！ GW1N-1、GW1N-2 和 GW1N-1S 暂不支持数字信号处理模块 DSP 资源。 GW1N 系列 FPGA 产品内嵌了锁相环 PLL 资源。高云半导体 PLL 模块 能够提供可以综合的时钟频率，通过配置不同的参数可以进行时钟的频率调 整(倍频和分频)、相位调整、占空比调整等功能。同时产品内嵌可编程片内 晶振，详细资料请参见 2.9 时钟及 2.13 片内晶振。 GW1N-2 器件包含硬核 MIPI D-PHY RX，详细信息请参考 2.8 MIPI DPHY。 此外，FPGA 器件内置了丰富的可编程布线单元(CRU，Configurable Routing Unit)，为 FPGA 内部的所有资源提供连接关系。可配置功能单元 （CFU）和 IOB 内部都分布着布线资源，连通了 CFU 内部资源和 IOB 内 部的逻辑资源。布线资源可通过高云半导体 FPGA 软件自动生成。此外， GW1N 系列 FPGA 产品还提供了丰富的专用时钟网络资源，长线资源，全 局置复位，以及编程选项等。详细资料请参见 2.9 时钟、2.10 长线、2.11 全局复置位。 2.2 可配置功能单元 可配置功能单元(CFU)和可配置逻辑单元(CLU)是构成高云半导体 FPGA 产品内核的两种基本单元，每个基本单元可由四个可配置逻辑块 (CLS)以及相应的可配置布线单元(CRU)组成，其中三个可配置逻辑块各包 含两个四输入查找表(LUT)和两个寄存器(REG)，另外一个可配置逻辑块只 包含两个四输入查找表，如图 2-5 所示。 CLU 中的可配置逻辑块不能配置为静态随机存储器，可配置为基本查 找表、算术逻辑单元和只读存储器。CFU 中的可配置逻辑块可根据应用场 景配置成基本查找表、算术逻辑单元、静态随机存储器和只读存储器四种工 作模式。 关于 CFU 的更多详细信息，请参考 UG288，Gowin 可配置功能单元 (CFU)用户指南。 DS100-3.1 10(72) 2 结构介绍 2.3 输入输出模块 图 2-5 CFU 结构示意图 Carry to Right CFU CFU LUT REG/ SREG LUT REG/ SREG LUT REG LUT REG LUT REG LUT REG LUT REG LUT REG CLS3 CLS2 CRU CLS1 CLS0 Carry from left CFU 注！  SREG 需要特殊的软件支持。如有需要，请联系高云半导体技术支持或当地办事处。  目前，仅 GW1N-1P5、GW1N-2 器件支持 CLS3 的 REG，且 CLS3 与 CLS2 的 CLK/CE/SR 同源。 2.3 输入输出模块 GW1N 系列 FPGA 产品的 IOB 主要包括 I/O Buffer、I/O 逻辑以及相应 的布线资源单元三个部分。如图 2-6 所示为两个 IOB 的结构示意图，每个 IOB 单元包括了两个 I/O 管脚(标记为 A 和 B)，它们可以配置成一组差分信 DS100-3.1 11(72) 2 结构介绍 2.3 输入输出模块 号对，也可以作为单端信号分别配置。 图 2-6 IOB 结构示意图 Differential Pair Differential Pair “True” “Comp” “True” “Comp” PAD A PAD B PAD A PAD B Buffer Pair A & B IO Logic B CLK Routing Output Routing Input CLK Routing Output Routing Input CLK Routing Output Routing Input CLK Routing Output Routing Input Routing DI DO DI IO Logic A TO DO IO Logic B TO DI DO DI TO DO TO IO Logic A Buffer Pair A & B Routing GW1N 系列 FPGA 产品中 IOB 的功能特点：  基于 Bank 的 VCCIO 机制。  支持 LVCMOS、PCI、LVTTL、LVDS、SSTL 以及 HSTL 等多种电平 标准  提供输入信号迟滞选项。  提供输出信号驱动电流选项。  对每个 I/O 提供独立的 Bus Keeper、上拉/下拉电阻及 Open Drain 输出 选项。  支持热插拔。  I/O 逻辑支持普通模式、SDR 模式以及 DDR 等多种模式。 注！    GW1N 系列 FPGA 产品的 GPIO 支持以 MIPI IO 模式实现 MIPI 传输，详见表 2-8 GW1N-1 和 GW1N-1S 不支持真 LVDS 输出。 2.3.1~ 2.3.4 分别描述了 I/O 电平标准、真 LVDS 设计、I/O 逻辑、I/O 逻辑工作 模式等信息，更多关于 I/O 模块的更多详细信息，请参考 UG289，Gowin 可编程 通用管脚(GPIO)用户指南。 2.3.1 I/O 电平标准 GW1N 系列 FPGA 产品每个 Bank 支持单独供电，有独立的电源 VCCIO。 DS100-3.1 12(72) 2 结构介绍 2.3 输入输出模块 为支持 SSTL，HSTL 等 I/O 输入标准，每个 Bank 还提供一个独立的 参考电压(VREF)，用户可以选择使用 IOB 内置的 VREF 源(等于 0.5*VCCIO)， 也可选择外部的 VREF 输入(使用 Bank 中任意一个 I/O 管脚作为外部 VREF 输 入)。 GW1N-1/4 的 I/O 包括 4 个 Bank，如图 2-7 所示。 图 2-7 GW1N-1/4 I/O Bank 分布示意图 I/O Bank0 Top I/O Bank1 Right Left I/O Bank3 GW1N-1/4 Bottom I/O Bank2 GW1N-1S 的 I/O 包括 3 个 Bank，如图 2-8 所示。 图 2-8 GW1N-1S I/O Bank 分布示意图 I/O Bank0 I/O Bank1 Top I/O Bank2 Right GW1N-1S GW1N-1P5 的 I/O 包括 6 个 Bank，如图 2-9 所示。 DS100-3.1 13(72) 2 结构介绍 2.3 输入输出模块 图 2-9 GW1N-1P5 I/O Bank 分布示意图 I/O Bank0 I/O Ban k5 Top Right I/O Bank1 Left I/O Ban k4 GW1N-1P5 I/O Ban k3 Bottom I/O Bank2 GW1N-2 的 I/O 包括 6 个 Bank，GW1N-2 CS42、QN48H、 MG132H、QN88、及 CS42H 封装包括 7 个 Bank，如图 2-10 所示。 图 2-10 GW1N-2 I/O Bank 分布示意图 I/O Bank0 I/O Bank0 I/O Bank1 Bottom Right GW1N-2 (CS42/QN48H/MG132H /QN88/CS42H) I/O Bank6 I/O Bank3 I/O Ban k3 Bottom I/O Bank2 Left I/O Bank4 Right I/O Bank1 Left I/O Ban k4 GW1N-2 I/O Bank1 Top I/O Bank5 I/O Ban k5 Top I/O Bank2 GW1N-9 的 I/O 包括 4 个 Bank，如图 2-11 所示。 图 2-11 GW1N-9 I/O Bank 分布示意图 I/O Bank3 I/O Bank0 I/O Bank1 Top I/O Bank1 Right Left I/O Bank3 GW1N-9 Bottom I/O Bank2 DS100-3.1 14(72) 2 结构介绍 2.3 输入输出模块 GW1N 系列 FPGA 产品分为 LV 及 UV 版本，其中 GW1N-1S 仅支持 LV 版本。 LV 版本器件支持 1.2V VCC 供电电压，可以满足用户低功耗的需求。 VCCIO 根据需要可在 1.2V、1.5V、1.8V、2.5V、3.3V 电压中灵活设置。 GW1N-1S 器件内部不支持 VCCX，其他器件的 VCCX 支持 2.5V 或 3.3V 供电 电压。 UV 版本器件方便用户实现单一电源供电，内部集成了线性稳压器，内 核电压支持 1.8V、2.5V、3.3V 供电电压。 GW1N 系列 FPGA 产品支持 MIPI IO，详见表 2-8。 注！ DS100-3.1  配置过程中，器件所有 GPIO 均为高阻态、内部弱上拉，配置完成后 I/O 状态由用户程 序和约束控制。Config 相关 I/O 的状态根据配置模式的不同有所区别。  不同版本器件的推荐工作电压请参考 3.1 工作条件。  GW1N-1S 器件 Bank0/Bank1 的 I/O 用作 MIPI 输入的时候，VCCIO0/ VCCIO1 需要提供 1.2V 电压。  GW1N-2/GW1N-1P5 器件的 Bank0/Bank3/Bank4/Bank5 用作 MIPI 输出的时候， VCCIO0/VCCIO3/VCCIO4/VCCIO5 需要提供 1.2V 电压。  GW1N-2/GW1N-1P5 器件的 Bank2 用作 MIPI 输入的时候，VCCIO2 需要提供 1.2V 电 压。  GW1N-9 器件的 Bank0 的 I/O 用作 MIPI 输入的时候， VCCIO0 需要提供 1.2V 电压。  GW1N-9 器件的 Bank2 的 I/O 用作 MIPI 输出的时候，VCCIO2 需要提供 1.2V 电压。  GW1N-9 器件的 BANK0、BANK1 和 BANK3 的 I/O 供电限制： - 当 VCCIO0 大于或等于 1.8V 时，VCCIO1 和 VCCIO3 支持 1.2V、1.5V、1.8V、2.5V、 3.3V。 - 当 VCCIO0 为 1.5V 时，VCCIO1 和 VCCIO3 支持 1.2V、1.5V、1.8V、2.5V。 15(72) 2 结构介绍 2.3 输入输出模块 不同的 I/O 输出/输入标准对 VCCIO 的要求如表 2-1 及表 2-2 所示。 表 2-1 GW1N 系列 FPGA 产品支持的输出 I/O 类型及部分可选配置 I/O Type (输出) 单端/差分 MIPI[1] Bank VCCIO(V) 输出驱动能力(mA) 应用 差分（TLVDS） 1.2 3.5 移动行业处理器接口 LVDS25[2] 差分（TLVDS） 2.5/3.3 3.5/2.5/2/1.25 点对点高速数据传输 RSDS[2] 差分（TLVDS） 2.5/3.3 2 点对点高速数据传输 MINILVDS[2] 差分（TLVDS） 2.5/3.3 2 LCD 时序驱动与列 驱动器接口 PPLVDS[2] 差分（TLVDS） 2.5/3.3 1.25/2.0/2.5/3.5 LCD 行/列驱动 LVDS25E 差分 2.5 8 点对点高速数据传输 BLVDS25E 差分 2.5 16 多点高速数据传输 MLVDS25E 差分 2.5 16 LCD 时序驱动与列 驱动器接口 RSDS25E 差分 2.5 8 点对点高速数据传输 LVPECL33E 差分 3.3 16 通用接口 HSTL18D_I 差分 1.8 8 存储接口 HSTL18D_II 差分 1.8 8 存储接口 HSTL15D_I 差分 1.5 8 存储接口 SSTL15D 差分 1.5 8 存储接口 SSTL18D_I 差分 1.8 8 存储接口 SSTL18D_II 差分 1.8 8 存储接口 SSTL25D_I 差分 2.5 8 存储接口 SSTL25D_II 差分 2.5 8 存储接口 SSTL33D_I 差分 3.3 8 存储接口 SSTL33D_II 差分 3.3 8 存储接口 LVCMOS12D 差分 1.2 4/8 通用接口 LVCMOS15D 差分 1.5 4/8 通用接口 LVCMOS18D 差分 1.8 4/8/12 通用接口 LVCMOS25D 差分 2.5 4/8/12/16 通用接口 LVCMOS33D 差分 3.3 4/8/12/16/24 通用接口 HSTL15_I 单端 1.5 8 存储接口 HSTL18_I 单端 1.8 8 存储接口 DS100-3.1 16(72) 2 结构介绍 2.3 输入输出模块 I/O Type (输出) 单端/差分 Bank VCCIO(V) 输出驱动能力(mA) 应用 HSTL18_II 单端 1.8 8 存储接口 SSTL15 单端 1.5 8 存储接口 SSTL18_I 单端 1.8 8 存储接口 SSTL18_II 单端 1.8 8 存储接口 SSTL25_I 单端 2.5 8 存储接口 SSTL25_II 单端 2.5 8 存储接口 SSTL33_I 单端 3.3 8 存储接口 SSTL33_II 单端 3.3 8 存储接口 LVCMOS12 单端 1.2 4/8 通用接口 LVCMOS15 单端 1.5 4/8 通用接口 LVCMOS18 单端 1.8 4/8/12 通用接口 LVCMOS25 单端 2.5 4/8/12/16 通用接口 LVCMOS33/ LVTTL33 单端 3.3 4/8/12/16/24 通用接口 PCI33 单端 3.3 4/8 PC 和嵌入式系统 注！  [1] 以 下 器 件 支 持 MIPI I/O 输 出 ： GW1N-2/GW1N-1P5 Bank0/Bank3/Bank4/Bank5；GW1N-9 器件的 Bank2。  [2] GW1N-1、GW1N-1S 器件不支持该 I/O 类型。 器 件 的 表 2-2 GW1N 系列支持的输入 I/O 类型及部分可选配置 I/O Type(输入) 单端/差分 Bank VCCIO(V) HYSTERESIS（支持 迟滞选项） 是 否 需 要 VREF MIPI[1] 差分（TLVDS） 1.2 否 否 LVDS25[2] 差分（TLVDS） 2.5/3.3 否 否 RSDS[2] 差分（TLVDS） 2.5/3.3 否 否 MINILVDS[2] 差分（TLVDS） 2.5/3.3 否 否 PPLVDS[2] 差分（TLVDS） 2.5/3.3 否 否 LVDS25E 差分 2.5/3.3 否 否 BLVDS25E 差分 2.5/3.3 否 否 MLVDS25E 差分 2.5/3.3 否 否 RSDS25E 差分 2.5/3.3 否 否 LVPECL33E 差分 3.3 否 否 DS100-3.1 17(72) 2 结构介绍 2.3 输入输出模块 I/O Type(输入) 单端/差分 Bank VCCIO(V) HYSTERESIS（支持 迟滞选项） 是 否 需 要 VREF HSTL18D_I 差分 1.8/2.5/3.3 否 否 HSTL18D_II 差分 1.8/2.5/3.3 否 否 HSTL15D_I 差分 1.5/1.8/2.5/3.3 否 否 SSTL15D 差分 1.5/1.8/2.5/3.3 否 否 SSTL18D_I 差分 1.8/2.5/3.3 否 否 SSTL18D_II 差分 1.8/2.5/3.3 否 否 SSTL25D_I 差分 2.5/3.3 否 否 SSTL25D_II 差分 2.5/3.3 否 否 SSTL33D_I 差分 3.3 否 否 SSTL33D_II 差分 3.3 否 否 LVCMOS12D 差分 1.2/1.5/1.8/2.5/3.3 否 否 LVCMOS15D 差分 1.5/1.8/2.5/3.3 否 否 LVCMOS18D 差分 1.8/2.5/3.3 否 否 LVCMOS25D 差分 2.5/3.3 否 否 LVCMOS33D 差分 3.3 否 否 HSTL15_I 单端 1.5 或 1.5/1.8/2.5/3.3[3] 否 是 HSTL18_I 单端 1.8 或 1.8/2.5/3.3[4] 否 是 HSTL18_II 单端 1.8 或 1.8/2.5/3.3[4] 否 是 SSTL15 单端 1.5 或 [3] 1.5/1.8/2.5/3.3 否 是 SSTL18_I 单端 1.8 或 1.8/2.5/3.3[4] 否 是 SSTL18_II 单端 1.8 或 1.8/2.5/3.3[4] 否 是 SSTL25_I 单端 2.5 或 2.5/3.3[5] 否 是 SSTL25_II 单端 2.5 或 2.5/3.3[5] 否 是 SSTL33_I 单端 3.3 否 是 SSTL33_II 单端 3.3 否 是 LVCMOS12 单端 1.2/1.5/1.8/2.5/3.3 是 否 LVCMOS15 单端 1.2/1.5/1.8/2.5/3.3 是 否 LVCMOS18 单端 1.2/1.5/1.8/2.5/3.3 是 否 LVCMOS25 单端 1.2/1.5/1.8/2.5/3.3 是 否 DS100-3.1 18(72) 2 结构介绍 2.3 输入输出模块 I/O Type(输入) 单端/差分 Bank VCCIO(V) HYSTERESIS（支持 迟滞选项） 是 否 需 要 VREF LVCMOS33/ LVTTL33 单端 1.2/1.5/1.8/2.5/3.3 是 否 PCI33 单端 3.3 是 否 LVCMOS33OD25 单端 2.5 否 否 LVCMOS33OD18 单端 1.8 否 否 LVCMOS33OD15 单端 1.5 否 否 LVCMOS25OD18 单端 1.8 否 否 LVCMOS25OD15 单端 1.5 否 否 LVCMOS18OD15 单端 1.5 否 否 LVCMOS15OD12 单端 1.2 否 否 LVCMOS25UD33 单端 3.3 否 否 LVCMOS18UD25 单端 2.5 否 否 LVCMOS18UD33 单端 3.3 否 否 LVCMOS15UD18 单端 1.8 否 否 LVCMOS15UD25 单端 2.5 否 否 LVCMOS15UD33 单端 3.3 否 否 LVCMOS12UD15 单端 1.5 否 否 LVCMOS12UD18 单端 1.8 否 否 LVCMOS12UD25 单端 2.5 否 否 LVCMOS12UD33 单端 3.3 否 否 Note!  [1]以下器件支持 MIPI I/O 输入：GW1N-2/GW1N-1P5 器件的 Bank2；GW1N-2 器件的 Bank6（硬核）；GW1N-9 器件的 Bank0；GW1N-1S 器件的 Bank0 和 Bank1。  [2] GW1N-1S 器件不支持该 I/O 类型。  [3]当 VREF 为 INTERNAL 时，该 I/O 类型的 VCCIO 为 1.5V；当 VREF 为 VREF1_LOAD 时，VCCIO 为 1.5 V /1.8 V /2.5 V /3.3 V。  [4]当 VREF 为 INTERNAL 时，该 I/O 类型的 VCCIO 为 1.8V；当 VREF 为 VREF1_LOAD 时，VCCIO 为 1.8 V /2.5 V /3.3 V。  [5]当 VREF 为 INTERNAL 时，该 I/O 类型的 VCCIO 为 2.5V；当 VREF 为 VREF1_LOAD 时，VCCIO 为 2.5V /3.3 V。 2.3.2 真 LVDS 设计 除了 GW1N-1 / GW1N-1S 器件，GW1N 系列的 FPGA 产品支持真 LVDS 输出。此外，GW1N 系列的 FPGA 产品还支持 LVDS25E、 DS100-3.1 19(72) 2 结构介绍 2.3 输入输出模块 MLVDS25E、BLVDS25E 等电平类型。 真 LVDS 的分布详细资料请参见 UG174,GW1N-1P5 器件 Pinout 手 册，UG171,GW1N-2 器件 Pinout 手册，UG105, GW1N-4 器件 Pinout 手 册及 UG114,GW1N-9 器件 Pinout 手册。 LVDS 的输入端 I/O 需要 100 欧姆终端电阻做匹配，设计参考如图 2-12 所示。GW1N 系列 FPGA 产品的特定 Bank 支持片内可编程的 100 欧姆输 入差分匹配电阻，详见 UG289, Gowin 可编程通用管脚（GPIO）用户指 南。 图 2-12 真 LVDS 设计参考框图 发送设备 GW1N-1P5/2/4/9器件 txout+ txout- 50Ω 50Ω 逻 辑 阵 列 rxin+ 100Ω rxin- 输入IO Buffer txout+ 50Ω txout- 50Ω rxin+ 接收设备 rxin- 输出IO Buffer LVDS25E、MLVDS25E、BLVDS25E 等差分 I/O 终端匹配电阻网络请 参见 UG289, Gowin 可编程通用管脚（GPIO）用户指南。 DS100-3.1 20(72) 2 结构介绍 2.3 输入输出模块 2.3.3 I/O 逻辑 图 2-13 为 GW1N 系列 FPGA 产品的 I/O 逻辑的输入输出部分。 图 2-13 I/O 逻辑输入输出示意图 TX TRIREG GND SER D OREG IODELAY DI Q Q0-Qn-1 IREG IDES Rate Sel IEM CI 表 2-3 端口介绍 端口名 I/O 描述 GCLK 输入信号。 不同封装器件中 GCLK 输入信号的数量请 分别参考 UG107, GW1N-1 器件 Pinout 手 册，UG169, GW1N-1S 器件 Pinout 手册， UG174, GW1N-1P5 器件 Pinout 手册， UG171,GW1N-2 器件 Pinout 手册，UG105, GW1N-4 器 件 Pinout 手 册 及 UG114,GW1N-9 器件 Pinout 手册。 CI[1] Input DI Input IO 口低速输入信号，直接输入到 Fabric。 Q Output SDR 模块中 IREG 输出信号。 Q0-Qn-1 Output DDR 模块中 IDES 输出信号。 注！ [1] 当 CI 作为 GCLK 输入使用时，DI、Q 及 Q0-Qn-1 不能作为 IO 输入输出使用。 DS100-3.1 21(72) 2 结构介绍 2.3 输入输出模块 GW1N 系列 FPGA 产品的 I/O 逻辑的组成模块说明如下： 延迟模块 图 2-14 为延迟模块 IODELAY。GW1N 系列 FPGA 产品的每个 I/O 都 包含 IODELAY 模块，总共提供 128(0~127)步的延迟，一步的延迟时间约 为 30 ps。 图 2-14 IODELAY 示意图 DI DO DLY UNIT SDTAP SETN DLY ADJ DF VALUE 有两种控制延迟的方式：  静态控制。  动态控制，可与 IEM 模块一起使用来调节动态取样窗口，IODELAY 不 能同时用于输入和输出。 I/O 寄存器 图 2-15 为 GW1N 系列 FPGA 产品的 I/O 寄存器模块。GW1N 系列 FPGA 产品的每个 I/O 都提供可编程输入寄存器 IREG、输出寄存器 OREG 和高阻控制寄存器 TRIREG。 图 2-15 GW1N 的 I/O 寄存器示意图 D Q CE CLK SR 注！  CE 可以编程为低电平有效(0：enable)或高电平有效(1：enable)。  CLK 可以编程为上升沿触发或下降沿触发。  SR 可以编程为同步/异步的 SET/RESET 或无效(disable)。  寄存器可以编程为寄存器(register)或锁存器(latch)。 取样模块 取样模块(IEM)是用来取样数据边沿，用于通用 DDR 模式，如图 2-16 所示。 DS100-3.1 22(72) 2 结构介绍 2.4 块状静态随机存储器模块 图 2-16 GW1N 的 IEM 示意图 CLK D LEAD IEM RESET MCLK LAG 解串器 DES 模块 每个输入的 I/O 逻辑提供了简单的解串器 DES，丰富了 I/O 资源应用方 式。 串化器 SER 模块 每个输出的 I/O 逻辑提供了简单的串化器 SER 模块，丰富了 I/O 资源 应用方式。 2.3.4 I/O 逻辑工作模式 GW1N 系列 FPGA 产品的 I/O 逻辑支持多种工作模式。每一种工作模 式下，I/O(或 I/O 差分信号对)又可以配置成输出信号、输入信号、INOUT 信号及三态输出信号(带三态控制的输出信号)。 GW1N-1S 和 GW1N-9 的管脚都支持 I/O 逻辑。GW1N-1 的管脚 IOL6(A,B,C….J)和 IOR6(A,B,C….J)不支持 I/O 逻辑，其他管脚支持 I/O 逻 辑。GW1N-4 的管脚 IOL10(A,B,C….J)和 IOR10(A,B,C….J)不支持 IO 逻 辑，其他管脚支持 I/O 逻辑。GW1N-1P5、GW1N-2 的管脚 IOT2(A、B)、 IOT3A 不支持 I/O 逻辑，其它管脚支持 I/O 逻辑。 2.4 块状静态随机存储器模块 2.4.1 简介 GW1N 系列 FPGA 产品提供了丰富的块状静态随机存储器资源。这些 存储器资源按照模块排列，以行的形式，分布在整个 FPGA 阵列中。因此 称为块状静态随机存储器（BSRAM）。每个 BSRAM 可配置最高 18,432bits(18Kbits)。提供的操作模式包括：单端口模式 Single Port，双端 口模式 Dual Port，伪双端口模式 Semi Dual Port，只读存储器模式。 丰富的块状静态随机存储器资源为用户的高性能设计提供了保障。以下 是 BSRAM 提供的各种功能： DS100-3.1  1 个模块最大容量为 18,432bits  时钟频率达到 190MHz  单端口模式 Single Port  双端口模式 Dual Port  伪双端口模式 Semi Dual Port  提供校验位 Parity Bits 23(72) 2 结构介绍 2.4 块状静态随机存储器模块  提供只读存储器模式 ROM  数据宽度从 1 位到 36 位  多时钟操作模式 Mixed Clock Mode  多数据宽度模式 Mixed Data Width Mode  在双字节以上的数据宽度支持字节使能功能 Enable Byte  正常读写 Normal Read and Write Mode  先读后写 Read-before-write Mode  通写 Write-through Mode 2.4.2 存储器配置模式 GW1N 系列 FPGA 产品的块状静态随机存储器可支持多种的数据宽 度，如表 2-4 所示。 表 2-4 存储器配置列表 单端口模式 双端口模式[1] 伪双端口模式 只读模式 16K x 1 16K x 1 16K x 1 16K x 1 8K x 2 8K x 2 8K x 2 8K x 2 4K x 4 4K x 4 4K x 4 4K x 4 2K x 8 2K x 8 2K x 8 2K x 8 1K x 16 1K x 16 1K x 16 1K x 16 512 x 32 - 512 x 32 512 x 32 2K x 9 2K x 9 2K x 9 2K x 9 1K x 18 1K x 18 1K x 18 1K x 18 512 x 36 - 512 x 36 512 x 36 注！ [1] GW1N-1S 器件不支持双端口模式；GW1N-9 器件中仅 C 版本的 GW1N-9 支持双端口模 式。 单端口模式 单端口模式可支持 2 种读模式（bypass 模式和 pipeline 模式）和 3 种 写模式（normal 模式、write-through 模式和 read-before-write 模式）。在单 端口模式下，BSRAM 可以在一个时钟沿对 BSRAM 进行读或写操作。在写 操作中，被写入的数据会传到 BSRAM 的输出。当输出寄存器旁路(Bypass) 时，新数据出现在同一个时钟的上升沿。 关于单端口模式的端口框图及相关描述请参考 UG285，Gowin 存储器 (BSRAM & SSRAM)用户指南。 双端口模式 双端口模式可支持 2 种读模式（bypass 模式和 pipeline 模式）和 2 种 DS100-3.1 24(72) 2 结构介绍 2.4 块状静态随机存储器模块 写模式（normal 模式和 write-through 模式）。可对两个端口做如下操作：  两个端口同时读操作  两个端口同时写操作  任何一个端口的读和写 注！ 不建议对同一地址同时进行读写操作。 关于双端口模式的端口示意图及相关描述请参考 UG285，Gowin 存储 器(BSRAM & SSRAM)用户指南。 伪双端口模式 伪双端口模式可支持 2 种读模式（bypass 模式和 pipeline 模式）和 1 种写模式（normal 模式）。伪双端口可支持同时的读和写操作，但是对同一 个端口不能做读写操作，只支持 A 端口写，B 端口读。 注！ 不建议对同一地址同时进行读写操作。 关于伪双端口模式的端口示意图及相关描述请参考 UG285，Gowin 存 储器(BSRAM & SSRAM)用户指南。 只读模式 BSRAM 可配置成只读存储器模式。用户可通过存储器初始化文件，通 过编程端口来初始化只读存储器。用户需要提供 ROM 中的内容，编入初始 化文件中。在器件上电编程时来完成初始化操作。 每个 BSRAM 可配置成一个 16Kbits ROM。关于只读模式的端口示意 图及详细描述请参考 UG285，Gowin 存储器(BSRAM & SSRAM)用户指 南。 2.4.3 存储器混合数据宽度配置 GW1N 系列 FPGA 产品的块状静态随机存储器模块可支持混合数据线 宽度操作。在双端口模式模式和伪双端口模式下，读和写的数据宽度可以不 同，但需要按照表 2-5 和表 2-6 的配置来应用。 表 2-5 双端口混合读写数据宽度配置列表[1],[2] 读端口 写端口 16K x 1 8K x 2 4K x 4 2K x 8 1K x 16 16K x 1 * * * * * 8K x 2 * * * * * 4K x 4 * * * * * 2K x 8 * * * * * 1K x 16 * * * * * DS100-3.1 2K x 9 1K x 18 25(72) 2 结构介绍 2.4 块状静态随机存储器模块 写端口 读端口 16K x 1 8K x 2 4K x 4 2K x 8 1K x 16 2K x 9 1K x 18 2K x 9 * * 1K x 18 * * 注！  [1]GW1N-1S 器件不支持双端口模式；GW1N-9 器件中仅 C 版本的 GW1N-9 支持双端 口模式。  [2]标注为“*”的表示支持的模式。 表 2-6 伪双端口混合读写数据宽度配置列表 写端口 读端口 16K x 1 8K x 2 4K x 4 2K x 8 1K x 16 512 x 32 2K x 9 1K x 18 512 x 36 16K x 1 * * * * * * 8K x 2 * * * * * * 4K x 4 * * * * * * 2K x 8 * * * * * * 1K x 16 * * * * * * 512x32 * * * * * * 2K x 9 * * * 1K x 18 * * * 注！ 标注为“*”的表示支持的模式。 2.4.4 字节使能功能配置 BSRAM 支持字节使能（byte-enable）功能。可以遮蔽输入数据，只让 被选择到的字节写入。而被遮蔽的数据能继续保留。读/写使能信号(WREA, WREB)，及 byte-enable 参数选项用于控制 BSRAM 的写操作。 注！ GW1N 系列中，仅 GW1N-1P5、GW1N-1P5B、GW1N-1P5C、GW1N-2、GW1N-2B、GW1N2C、以及 GW1N-4D 支持字节使能功能。 2.4.5 校验位功能配置 所有的块状静态随机存储器模块 BSRAM 内置了校验位的配置。每个 字节的第 9 位可用来做校验位，也可以用来存储数据。 2.4.6 同步操作 DS100-3.1  所有的块状静态随机存储器模块的输入寄存器支持同步写入。  输出寄存器可用作流水线寄存器提高用户的设计性能。 26(72) 2 结构介绍 2.4 块状静态随机存储器模块 输出寄存器可旁路。  2.4.7 上电情况 BSRAM 支持上电时静态随机存储器初始化。在上电过程中，BSRAM 处于待机状态，所有数据输出为 0。此状态也适用于只读存储器模式 ROM。 2.4.8 BSRAM 操作模式 BSRAM 支持 5 种操作模式，包括 2 种读操作模式(旁路模式 Bypass Mode，流水线读模式 PipelineRead Mode)和 3 种写操作模式(正常写模 式：Normal-write Mode，通写模式：Write-through Mode，先读后写模 式：Read-before-write Mode)。 读操作模式 从 BSRAM 读出数据通过输出寄存器输出或不通过输出寄存器输出。 流水线模式 在同步写入存储器时，使用输出寄存器。此模式可支持数据宽度最大 36 位。 旁路模式 不使用输出寄存器，数据保留在存储器(Memory Array)的输出。 图 2-17 单端口、伪双端口及双端口模式下的流水线模式 AD DI WRE Input Register Memory Array Pipeline Register DO CLK OCE Input Register CLKA DIA ADA Input Register ADB Memory Array CLKB Pipeline Register OCEB DOB DS100-3.1 27(72) 2 结构介绍 2.4 块状静态随机存储器模块 DIA ADA WREA DIB Input Register Input Register Memory Array CLKA OCEA ADB WREB CLKB Pipeline Register Pipeline Register DOA DOB OCEB 写操作模式 正常写模式 对一个端口进行正常写操作，此端口的输出数据不变。写入数据不会出 现在读端口。 通写模式 在此模式下，对一个端口进行写操作时，写入数据会出现在此端口的输 出。 先读后写模式 在此模式下，对一个端口进行写操作时，原来的数据会出现在此端口的 输出，写入数据会存入相应单元。 2.4.9 时钟模式 表 2-7 中列出了不同 BSRAM 模式下可使用的时钟模式： 表 2-7 时钟模式配置列表 时钟模式 双端口模式[1] 伪双端口模式 单端口模式 独立时钟模式 Yes No No 读/写时钟模式 Yes Yes No 单端口时钟模式 No No Yes 注！ [1]GW1N-1S 器件不支持双端口模式。 独立时钟模式 图 2-18 显示了在双端口模式下的独立时钟使用模式，每个端口各有一 个独立时钟。CLKA 信号控制了端口 A 的所有寄存器，CLKB 信号控制了端 口 B 的所有寄存器。 DS100-3.1 28(72) 2 结构介绍 2.4 块状静态随机存储器模块 图 2-18 独立时钟模式 WREA WREB Input Register Input Register ADA ADB DIA Memory Array CLKA DOA DIB CLKB Output Register Output Register WREA WREB DOB 读写时钟模式 图 2-19 显示了在伪双端口模式下的读写时钟使用模式。每个端口各有 一个时钟。写时钟(CLKA)信号控制了端口 A 的写入数据、写地址和读/写使 能信号。读时钟(CLKB)信号控制了端口 B 的读出数据、读地址和读使能信 号。 图 2-19 读写时钟模式 Input Register CLKA Input Register Memory Array CLKB Pipeline Register 单端口时钟模式 图 2-20 显示了单端口时钟模式。 图 2-20 单端口时钟模式 WRE DI AD Input Register Memory Array CLK DO Output Register WRE DS100-3.1 29(72) 2 结构介绍 2.5 用户闪存资源(GW1N-1 和 GW1N-1S) 2.5 用户闪存资源(GW1N-1 和 GW1N-1S) GW1N-1 和 GW1N-1S 提供 12 Kbytes（48 page x 256 Bytes）的用户 闪存资源(User Flash)，主要特性如下所示：  NOR Flash  100,000 次写寿命周期  超过 10 年的数据保存能力(+85℃)  可选的数据输入输出位宽 8/16/32  页存储空间：256 Bytes  3μA 待机电流  页写入时间：8.2ms 关于 GW1N-1 和 GW1N-1S 用户闪存资源详细信息，请参考 UG295， Gowin 闪存资源(User Flash)用户指南，其中有关用户闪存资源原语与适用 器件的对应关系，请参考该手册的表 3-1 适用器件。 2.6 用户闪存资源(GW1N-1P5/2/4/9) GW1N-1P5/2/4/9 器件提供用户闪存资源(User Flash)，GW1N-1P5/2 的用户闪存资源容量为 96Kbits，GW1N-4 的用户闪存资源容量为 256Kbits，GW1N-9 的用户闪存资源容量为 608Kbits。用户闪存资源由行 存储和列存储单元组成，一行由 64 个列存储单元组成，列存储单元的容量 为 32bits，行存储单元的容量为 64*32=2048 bits。擦除操作支持页擦除， 一页的容量为 2048 字节，即一页包含 8 行。特性如下所示： DS100-3.1  NOR Flash  10,000 次写寿命周期  超过 10 年的数据保存能力(+85℃)  数据位宽：32  GW1N-1P5/2 容量：48 行*64 列*32 = 96Kbits  GW1N-4 容量：128 行*64 列*32 = 256Kbits  GW1N-9 容量：304 行*64 列*32 = 608Kbits  页擦除能力：2,048 字节  快速页擦除/字编程操作  时钟频率：40MHz  字编程时间：≤16μs  页擦除时间：≤120ms  电流 - 读电流/持续时间：2.19mA/25ns (VCC) & 0.5mA/25ns (VCCX)(MAX) - 编程/擦除操作：12/12mA(MAX) 30(72) 2 结构介绍 2.7 数字信号处理模块 关于 GW1N-1P5/2/4/9 器件用户闪存资源详细信息，请参考 UG295， Gowin 闪存资源(User Flash)用户指南，其中有关用户闪存资源原语与适用 器件的对应关系，请参考该手册的表 3-1 适用器件。 2.7 数字信号处理模块 GW1N-4/9 器件中具有丰富的 DSP 模块资源。高云半导体的 DSP 解 决方案可满足用户的高性能数字信号处理需求，如 FIR、FFT 设计等。DSP 具有时序性能稳定、资源利用率高、功耗低等优点。 DSP 支持下列功能：  3 种宽度乘法器（9-bit，18-bit，36-bit）  54-bit 的算术/逻辑运算单元  多个乘法器可级联以增加数据宽度  桶形移位器(Barrel Shifter)  通过反馈信号做自适应滤波(Adaptive filtering through signal feedback)  运算可以自动取正(Computing with options of rounding to positive number or prime number)  支持寄存器输出和旁路输出 2.7.1 宏单元 GW1N 的 DSP 模块排列以行的形式分布在整个 FPGA 阵列中。每个 DSP 模块占用 9 个 CFU 的位置。每个 DSP 包含两个宏单元，每个宏单元 包含两个前加法器(pre-adders)，两个 18 位的乘法器(multipliers)，和一个 三输入的算术/逻辑运算单元(ALU54)。 前加器 DSP 宏单元包含两个前加器，实现预加、预减和移位功能。 前加器位于宏单元的最前端，有两个输入端：  并行 18-bit 输入 B 或 SBI。  并行 18-bit 输入 A 或 SIA。 注！ 每个输入端都支持寄存器模式和旁路模式。 高云半导体 FPGA 产品的前加器可以作为功能模块单独使用，支持 9bit 位宽和 18-bit 位宽。 乘法器 乘法器(multipliers)位于前加器之后，用来实现乘法运算。乘法器可以 配置为 9 x 9、18 x 18、36 x 18 或 36 x 36，输入端和输出端均支持寄存器 模式和旁路模式。一个宏单元支持的配置模式包括：  DS100-3.1 一个 18 x 36 乘法器 31(72) 2 结构介绍 2.8MIPI D-PHY  两个 18 x 18 乘法器  四个 9 x 9 乘法器 注！ 两个宏单元可以配置成一个 36 x 36 乘法器。 算术运算单元 每个 DSP 宏单元包含一个 54 位 ALU54，是对乘法器功能的进一步加 强，输入端和输出端均支持寄存器模式和旁路模式。支持的功能包括：  乘法器输出数据/0、数据 A 和数据 B 的加法/减法运算。  乘法器输出数据/0、数据 B 和进位 C 的加法/减法运算。  数据 A、数据 B 和进位 C 的加法/减法运算。 2.7.2 DSP 操作模式配置  乘法器(multiplier)模式  乘法累加器(accumulator)模式  乘法求和累加器模式 关于数字信号处理模块更多详细信息，请参考 UG287，Gowin 数字信 号处理器(DSP)用户指南。 2.8 MIPI D-PHY 2.8.1 硬核 MIPI D-PHY RX(GW1N-2) GW1N-2 器件包含硬核 MIPI D-PHY RX，支持标准《MIPI Alliance Standard for D-PHY Specification》，版本 2.1。该 D-PHY 适用于串行显示 接口（Display Serial Interface，DSI）和串行摄像头接口（Camera Serial Interface，CSI-2）。主要特性如下：  支持单向高速(HS，High-speed)模式，传输速率最高可达 8 Gbps (四个 数据通道)。  支持最多四个数据通道和一个时钟通道。  支持双向低功耗(LP，Low-power)操作模式，数据传输速率为 10Mbps。  支持高速同步、位和通道对齐  支持 MIPI D-PHY RX 1:8 模式与 1:16 模式。  支持 MIPI DSI 和 MIPI CSI-2 链路层。  IO Bank6 支持 MIPI D-PHY RX。 更多详细信息请参考 IPUG778, Gowin GW1N-2 Hardened MIPI DPHY RX 用户指南。 DS100-3.1 32(72) 2 结构介绍 2.9 时钟 2.8.2 GPIO 支持 MIPI D-PHY RX/TX GW1N 系列 FPGA 产品的 GPIO 支持 MIPI IO 模式，通过 MIPI IO 模 式实现的 MIPI D-PHY RX/TX 适用于串行显示接口（Display Serial Interface，DSI）和串行摄像头接口（Camera Serial Interface，CSI-2）， 用于接收或发送图像或视频数据，MIPI D-PHY 为其提供物理层定义。 GW1N 系列 FPGA 产品的 MIPI IO 模式支持情况如下表所示。 表 2-8 GW1N 系列 FPGA 产品的 MIPI IO 模式支持列表 MIPI 输入/输出 GW1N-1S GW1N-1P5 GW1N-2 GW1N-9 MIPI 输入 Bank0/1 Bank2( 支 持 动 态 ODT) Bank2( 支 持 动态 ODT) Bank0(支持动态 ODT) MIPI 输出 None Bank0/3/4/5( 支 持动态 ODT) Bank0/3/4/5( 支 持 动 态 ODT) Bank2 主要特性如下：  支持标准《MIPI Alliance Standard for D-PHY Specification》，版本 1.2  支持高速 RX 和 TX 器件接口，传输速率最高可达 4.8 Gbps  支持最多四个数据通道和一个时钟通道  支持多 PHY (IO 允许的情况下)  支持双向低功耗(LP，Low-power)操作模式  支持 MIPI DSI 和 MIPI CSI-2 链路层  支持高速同步、位和通道对齐  支持 MIPI D-PHY RX 1:8 模式与 1:16 模式  支持 ELVDS、TLVDS、SLVS200、LVDS 和 MIPI D-PHY IO 等 IO Type  GW1N-9 器件 Bank 0/2 支持 I3C 更多详细信息请参考 IPUG948，Gowin MIPI D-PHY RX TX Advance 用户指南。 2.9 时钟 时钟资源及布线对 FPGA 高性能的应用至关重要。GW1N 系列 FPGA 产品提供了专用全局时钟(GCLK)，直接连接到器件的所有资源。除了 GCLK 资源，还提供了高速时钟 HCLK 资源、锁相环(PLL)等时钟资源。 关于全局时钟、高速时钟及锁相环的更多详细信息，请参考 UG286， Gowin 时钟资源(Clock)用户指南。 2.9.1 全局时钟 GCLK 在器件中按象限分布，每个象限提供 8 个 GCLK 网络。GCLK 的可选时钟源包括专用的时钟输入管脚和普通布线资源，使用专用的时钟输 DS100-3.1 33(72) 2 结构介绍 2.9 时钟 入管脚具有更好的时钟性能。 2.9.2 锁相环 锁相环路是一种反馈控制电路，简称锁相环（PLL，Phase-locked Loop）。利用外部输入的参考时钟信号控制环路内部振荡信号的频率和相 位。 GW1N 的 PLL 模块能够提供可以综合的时钟频率，通过配置不同的参 数可以进行时钟的频率调整(倍频和分频)、相位调整、占空比调整等功能。 2.9.3 高速时钟 GW1N 系列 FPGA 产品的高速时钟 HCLK 可以支持 I/O 完成高性能数 据传输，是专门针对源时钟同步的数据传输接口而设计的，如图 2-21 到图 2-25 所示。 注！ GW1N-1 和 GW1N-4 的高速时钟资源特性相同，GW1N-1S 和 GW1N-9 的高速时钟资源特 性相同。 图 2-21 GW1N-1 HCLK 示意图 I/O Bank0 R I/O Bank1 I/O Bank3 L I/O Bank2 IO Bank DS100-3.1 HCLK 34(72) 2 结构介绍 2.9 时钟 图 2-22 GW1N-1P5/GW1N-2 HCLK 示意图 I/O Bank0 I/O Bank5 T I/O Bank1 L R I/O Bank4/3 B I/O Bank2 IO Bank HCLK 图 2-23 GW1N-4 HCLK 示意图 I/O Bank0 R I/O Bank1 I/O Bank3 L I/O Bank2 IO Bank DS100-3.1 HCLK 35(72) 2 结构介绍 2.10 长线 图 2-24 GW1N-9 HCLK 示意图 I/O Bank0 I/O Bank1 I/O Bank3 L R I/O Bank2 IO Bank HCLK 图 2-25 GW1N-1S HCLK 示意图 I/O Bank0 I/O Bank1 T IO Bank I/O Bank2 R HCLK 2.10 长线 作为对 CRU 的有效补充，GW1N 系列 FPGA 产品提供了灵活丰富的 长线资源，适用于时钟、时钟使能、置复位或其它高扇出的信号。 2.11 全局复置位 GW1N 系列 FPGA 产品中包含一个专用的全局复置位网络，直接连接 到器件的内部逻辑，可用作异步/同步复位或异步/同步置位，CFU 和 I/O 中 的寄存器均可以独立配置。 DS100-3.1 36(72) 2 结构介绍 2.12 编程配置 2.12 编程配置 GW1N 系列 FPGA 产品支持 SRAM 编程和 Flash 编程。Flash 编程模 式既支持片内 Flash 编程也支持片外 Flash 编程。GW1N 器件支持 DUAL BOOT 模式，为用户提供了一种备份选择，用户可以根据自身需要将配置 数据备份在外部 Flash 中。 GW1N 系列 FPGA 产品除了支持业界通用的 JTAG 配置模式外，还支 持高云半导体特有的 GowinCONFIG 配置模式，支持多达 7 种模式：AUTO BOOT、SSPI、MSPI、DUAL BOOT、SERIAL、CPU 和 I2C Slave。所有 器件均支持 JTAG 和 AUTO BOOT 模式。 详细信息请参见 UG290, Gowin FPGA 产品编程配置手册。 SRAM 编程 GW1N 系列 FPGA 产品的 SRAM 编程，每次上电后需要重新下载配置 数据。 Flash 编程 Flash 编程的配置数据存放在片内 Flash 单元。上电后，配置数据从片 内 Flash 单元传送到 SRAM 配置单元。在上电后的几个毫秒内就可以完成 数据的配置，这种配置方式也称为“快速启动/瞬时启动”。 GW1N 系列 FPGA 产品(GW1N-4A 除外)支持 JTAG[1]背景升级的特 性，即器件支持在不影响现有工作状态的情况下通过 JTAG 接口编程内嵌 Flash 或外部 Flash 的操作，编程过程中器件可以按照原有的配置正常工 作，编程完成后，低电平触发 RECONFIG_N[2]即可完成在线升级。此特性 适合应用于在线时间长但又需要不定期升级的场所。 注！  [1]GW1N-1P5 和 GW1N-2 可通过使用 goConfig I2C IP 来支持 I2C 背景升级。推荐使 用 JTAG 接口进行背景升级。  [2] RECONFIG_N 作为配置管脚时，类型为输入，具有内部弱上拉，但作为 GPIO 时， 只能用作 output 类型。更多详细信息，请参见 UG290, Gowin FPGA 产品编程配置手 册。 此外，GW1N 系列 FPGA 产品还支持外部 Flash 编程模式和双启动模 式。更多详细信息，请参见 UG290, Gowin FPGA 产品编程配置手册。 2.13 片内晶振 GW1N 系列 FPGA 产品内嵌了一个可编程片内晶振，支持 2.5MHz 到 125MHz 的时钟频率范围。片内晶振提供可编程的用户时钟，时钟精度可达 ±5%，编程过程中为 MSPI 编程模式提供时钟源。 片内晶振还可以为用户设计提供时钟源，通过配置工作参数，可以获得 多达 64 种时钟频率。 GW1N-1/1S 器件的片内晶振输出时钟频率计算公式为: DS100-3.1 37(72) 2 结构介绍 2.13 片内晶振 fout=240MHz/Param。 GW1N-1P5/2/9 器件的片内晶振输出时钟频率计算公式为: fout=250MHz/Param。 GW1N-4 器件的片内晶振输出时钟频率计算公式为: fout=210MHz/Param。 注！ 除数 Param 为配置参数，范围为 2~128，只支持偶数。 表 2-9、表 2-10 及表 2-11 列举了片内晶振的部分频率，如默认频率、 最大频率和某些参数的输出小数的频率。 表 2-9 GW1N-4 片内晶振的部分输出频率选项 模式 频率 模式 频率 模式 频率 0 2.1MHz[1] 8 6.6MHz 16 13.1MHz 1 4.6MHz 9 7MHz 17 15MHz 2 4.8MHz 10 7.5MHz 18 17.5MHz 3 5MHz 11 8.1MHz 19 21MHz 4 5.3MHz 12 8.8MHz 20 26.3MHz 5 5.5MHz 13 9.5MHz 21 35MHz 6 5.8MHz 14 10.5MHz 22 52.5MHz 7 6.2MHz 15 11.7MHz 23 105MHz[2] 表 2-10 GW1N-1P5/2/9 片内晶振的部分输出频率选项 模式 频率 模式 频率 模式 频率 0 2.5MHz[1] 8 7.8MHz 16 15.6MHz 1 5.4MHz 9 8.3MHz 17 17.9MHz 2 5.7MHz 10 8.9MHz 18 21MHz 3 6.0MHz 11 9.6MHz 19 25MHz 4 6.3MHz 12 10.4MHz 20 31.3MHz 5 6.6MHz 13 11.4MHz 21 41.7MHz 6 6.9MHz 14 12.5MHz 22 62.5MHz 7 7.4MHz 15 13.9MHz 23 125MHz[2] 表 2-11 GW1N-1/1S 片内晶振的部分输出频率选项 DS100-3.1 模式 频率 模式 频率 模式 频率 0 2.4MHz[1] 8 7.5MHz 16 15MHz 1 5.2MHz 9 8MHz 17 17MHz 38(72) 2 结构介绍 2.13 片内晶振 模式 频率 模式 频率 模式 频率 2 5.5MHz 10 8.6MHz 18 20MHz 3 5.7MHz 11 9MHz 19 24MHz 4 6MHz 12 10MHz 20 20MHz 5 6.3MHz 13 11MHz 21 40MHz 6 6.7MHz 14 12MHz 22 60MHz 7 7MHz 15 13MHz 23 120MHz[2] 注！ DS100-3.1  [1]默认输出频率。  [2]不适用于 MSPI 编程模式。 39(72) 3 电气特性 3.1 工作条件 3 电气特性 注！ 建议在推荐的工作条件及工作范围内使用高云半导体器件，超出工作条件及工作范围的数据 仅供参考，高云半导体不保证所有器件都能在超出工作条件及工作范围的情况下正常工作。 3.1 工作条件 3.1.1 绝对最大范围 表 3-1 绝对最大范围 名称 描述 最小值 最大值 LV 版本核电压 -0.5V 1.32V UV 版本核电压 -0.5V 3.75V VCCIO I/O Bank 电压 -0.5V 3.75V VCCX 辅助电压 -0.5V 3.75V - I/O 电压[1] -0.5V 3.75V Storage Temperature 储存温度 -65℃ +150℃ Junction Temperature 结温 -40℃ +125℃ VCC 注！ [1]允许-2V 至（VIHMAX + 2）V 的过冲和下冲，持续时间1,000 V - LQ100X - HBM>1,000 V HBM>1,000 V - - - LQ144 HBM>1,000 V - - HBM>1,000 V HBM>1,000 V - LQ144X - - HBM>1,000 V - - - - - - - - LQ144F DS100-3.1 HBM>1,000 V 42(72) 3 电气特性 3.2ESD 性能 器件 GW1N-1 GW1N-1P5 GW1N-2 GW1N-4 GW1N-9 GW1N-1S EQ144 - - HBM>1,000 V HBM>1,000 V HBM>1,000 V - LQ176 - - - - HBM>1,000 V - EQ176 - - - - HBM>1,000 V - MG100 - - - - HBM>1,000 V - MG100T - - - - HBM>1,000 V - MG49 - - HBM>1,000 V - - - MG121 - - HBM>1,000 V - - - MG121X - - HBM>1,000 V - - - MG132 - - HBM>1,000 V - - - MG132X - - HBM>1,000 V HBM>1,000 V - - MG132H - - HBM>1,000 V - - - MG160 - - - HBM>1,000 V HBM>1,000 V - MG196 - - - - HBM>1,000 V - PG256 - - - HBM>1,000 V HBM>1,000 V - PG256M - - - HBM>1,000 V - - UG169 - - - HBM>1,000 V HBM>1,000 V - UG256 - - - - HBM>1,000 V - UG332 - - - - HBM>1,000 V - QN32X - - HBM>1,000 V - - - QN32 HBM>1,000 V - HBM>1,000 V HBM>1,000 V - - DS100-3.1 43(72) 3 电气特性 3.2ESD 性能 器件 GW1N-1 GW1N-1P5 GW1N-2 GW1N-4 GW1N-9 GW1N-1S QN48 HBM>1,000 V - HBM>1,000 V HBM>1,000 V HBM>1,000 V - QN48H - - HBM>1,000 V - - - QN48F - - - - HBM>1,000 V - QN48X - HBM>1,000 V - - - - QN48XF - HBM>1,000 V - - - - CS30 HBM>1,000 V - - - - HBM>1,000 V CS42 - - HBM>1,000 V - - - CS42H - - HBM>1,000 V - - - CS72 - - - HBM>1,000 V - CS81M - - - - HBM>1,000 V - CS100H - - HBM>1,000 V - - - QN88 - - HBM>1,000 V HBM>1,000 V HBM>1,000 V - FN32 - - - - - - HBM >1,00 0V 表 3-7 GW1N ESD – CDM 器件 GW1N-1 GW1N-1P5 GW1N-2 GW1N-4 GW1N-9 GW1N-1S LQ100 CDM>500V - CDM>500V CDM>500V CDM>500V - LQ100X - CDM>500V CDM>500V - - - LQ144 CDM>500V - CDM>500V CDM>500V CDM>500V - LQ144X - - CDM>500V - - - LQ144F - - CDM>500V - - - EQ144 - - - CDM>500V CDM>500V - LQ176 - - - - CDM>500V - EQ176 - - - - CDM>500V - MG49 - - CDM>500V - - - DS100-3.1 44(72) 3 电气特性 3.2ESD 性能 器件 GW1N-1 GW1N-1P5 GW1N-2 GW1N-4 GW1N-9 GW1N-1S MG100 - - - - CDM>500V - MG121 - - CDM>500V - - - MG121X - - CDM>500V - - - MG132 - - CDM>500V - - - MG132X - - CDM>500V CDM>500V - - MG132H CDM>500V MG160 - - - CDM>500V CDM>500V - MG196 - - - - CDM>500V - - - - - CDM>500V MG100T PG256 - - - CDM>500V CDM>500V - PG256M - - - CDM>500V - - CDM>500V CDM>500V UG169 - UG256 - - - - CDM>500V - UG332 - - - - CDM>500V - QN32 CDM>500V - CDM>500V CDM>500V - - QN32X - - CDM>500V - - - QN48 CDM>500V - CDM>500V CDM>500V CDM>500V - QN48H - - CDM>500V - - - QN48F - - - - CDM>500V - QN48X - CDM>500V - - - - QN48XF - CDM>500V - - - - CS30 CDM>500V - - - - CDM>500V CS42 - - CDM>500V - - - CS42H - - CDM>500V - - - CS72 - - CDM>500V - - CS81M - - - - CDM>500V - CS100H - - CDM>500V - - - QN88 - - CDM>500V CDM>500V CDM>500V - FN32 - - - - - CDM>500V DS100-3.1 45(72) 3 电气特性 3.3DC 电气特性 3.3 DC 电气特性 3.3.1 推荐工作范围 DC 电气特性 表 3-8 推荐工作范围条件下 DC 电气特性 名称 描述 条件 最小值 典型值 最大值 I/O 输 入 漏 电 流 (Input or I/O leakage) VCCIO