CA-IS3620, CA-IS3621
CA-IS3640, CA-IS3641, CA-IS3642, CA-IS3643, CA-IS3644
Version 1.06, 2023/03/14
上海川土微电子有限公司
CA-IS36xx 高性能，5kVRMS 隔离耐压，集成高效率、低辐射 DC-DC 转换器
的数字隔离器
1
产品特性
•
•
•
•
•
•
•
•
•
信号传输速率：DC~100Mbps
施密特触发器输入
默认输出：高电平和低电平可选
可选的独立逻辑电源供电
低传播延时：10ns（典型值）
高 CMTI：±150kV/µs（典型值）
宽输入电压范围：3V~5.5V
宽工作温度范围：–40°C~125°C
集成高效率、低辐射的 DC-DC 转换器
▪
输出电压可选：3.3 V 或 5V
▪
高达 650mW 的输出功率
▪
内置软启动电路来防止浪涌电流和输出过冲
▪
过载和短路保护功能
▪
热关断保护功能
优异的电磁兼容性（EMC）
▪
低辐射
优异的隔离性能
▪
高达 5kVRMS 的隔离电压
▪
额定工作电压下隔离栅寿命：>40 年
符合 RoHS 标准封装
▪
SOIC16-WB
•
•
•
2
应用
•
•
•
•
•
工业自动化控制系统
电机控制
医疗设备
测试和测量
隔离 ADC，DAC
3
概述
CA-IS36xx 器件是川土微电子数字隔离器系列中集成 DCDC 转换 器并 且具 有增强隔 离耐 压等 级的器 件。CA-
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IS36xx 的出现可替代传统用分立器件组建的隔离电源方
案，能够有效节省系统空间并简化设计，实现完整的信
号和电源隔离。
CA-IS3620/CA-IS3621 是双通道数字隔离器，其最后一位
数字代表反向通道数，如图 7-1 所示。CA-IS3640/CAIS3641/CA-IS3642/CA-IS3643/CA-IS3644 是四通道数字隔
离器，其最后一位数字代表反向通道数，如图 7-2 所示。
所有器件都具有故障安全输出特性，如果输入信号丢失，
以 L 为后缀的器件默认输出为低电平，以 H 为后缀的器
件默认输出为高电平。此外，后缀中有 V 的器件具有独
立的逻辑电压供电，用户可以根据应用情况分别选取不
同的 DC-DC 转换器电源电压和逻辑电源电压。
器件信息
零件号
CA-IS362x
CA-IS364x
封装
封装尺寸（标称值）
SOIC16-WB(W)
10.30mm × 7.50mm
简化通道结构图
VDD
DC-DC Secondary Side
DC-DC Primary Side
Isolation
Barrier
VIN
GNDA
VISO
VOUT
Driver
RX
GNDB
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4 订购指南
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表 4-1 有效订购器件型号
2
型号
正向通道数
反向通道数
故障安全输出状态
PIN7 功能
额定耐压(kVRMS)
封装
CA-IS3620LW
2
0
低
NC
5.0
SOIC16-WB
CA-IS3621LW
1
1
低
NC
5.0
SOIC16-WB
CA-IS3640LW
4
0
低
NC
5.0
SOIC16-WB
CA-IS3640HW
4
0
高
NC
5.0
SOIC16-WB
CA-IS3641LW
3
1
低
NC
5.0
SOIC16-WB
CA-IS3641HW
3
1
高
NC
5.0
SOIC16-WB
CA-IS3642LW
2
2
低
NC
5.0
SOIC16-WB
CA-IS3642HW
2
2
高
NC
5.0
SOIC16-WB
CA-IS3643LW
1
3
低
NC
5.0
SOIC16-WB
CA-IS3643HW
1
3
高
NC
5.0
SOIC16-WB
CA-IS3644LW
0
4
低
NC
5.0
SOIC16-WB
CA-IS3644HW
0
4
高
NC
5.0
SOIC16-WB
CA-IS3640LVW
4
0
低
VDDL
5.0
SOIC16-WB
CA-IS3640HVW
4
0
高
VDDL
5.0
SOIC16-WB
CA-IS3641LVW
3
1
低
VDDL
5.0
SOIC16-WB
CA-IS3641HVW
3
1
高
VDDL
5.0
SOIC16-WB
CA-IS3642LVW
2
2
低
VDDL
5.0
SOIC16-WB
CA-IS3642HVW
2
2
高
VDDL
5.0
SOIC16-WB
CA-IS3643LVW
1
3
低
VDDL
5.0
SOIC16-WB
CA-IS3643HVW
1
3
高
VDDL
5.0
SOIC16-WB
CA-IS3644LVW
0
4
低
VDDL
5.0
SOIC16-WB
CA-IS3644HVW
0
4
高
VDDL
5.0
SOIC16-WB
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5 命名规则
通道总数
默认输出电平
H: 默认高电平输出
CA-IS36 M N H
反向通道数
PIN7功能
空：NC
L: 默认低电平输出
W
封装类型
W：SOIC16宽体
V： VDDL
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目录
1
2
3
4
5
6
7
8
产品特性 ............................................................1
应用 ...................................................................1
概述 ...................................................................1
订购指南 ............................................................2
命名规则 ............................................................3
修订历史 ............................................................4
引脚功能描述 .....................................................5
产品规格 ............................................................7
8.1
8.2
8.3
8.4
8.5
8.6
8.7
8.8
8.9
6
绝对最大额定值 1, 2 ........................................7
ESD 额定值 .....................................................7
推荐工作条件 ................................................7
热阻信息 ........................................................7
额定功率 ........................................................7
隔离特性 ........................................................8
安全相关认证 ................................................9
电气特性 ......................................................10
5V 输入，5V 输出 ...............................10
5V 输入，3.3V 输出 ............................11
3.3V 输入，3.3V 输出 .........................12
供电电流 ......................................................13
5V 输入，5V 输出 ...............................13
5V 输入，3.3V 输出 ............................15
8.10
8.11
3.3V 输入，3.3V 输出 ......................... 17
时序特性 ...................................................... 19
5V 输入，5V 输出 ............................... 19
5V 输入，3.3V 输出 ............................ 19
3.3V 输入，3.3V 输出 ......................... 20
特性曲线图 .................................................. 21
9 参数测量信息 ...................................................26
10 详细说明 ..........................................................27
10.1
10.2
10.3
10.4
10.5
10.6
工作原理 ...................................................... 27
功能框图 ...................................................... 27
欠压保护 ...................................................... 28
VISO 输出电压 ................................................ 29
最大负载可用电流 IISO ................................. 30
数字信号真值表 .......................................... 31
11 应用信息 ..........................................................32
11.1
11.2
12
13
14
15
典型应用 ...................................................... 32
PCB 布板 ....................................................... 34
封装信息 ..........................................................35
焊接信息 ..........................................................36
卷带信息 ..........................................................37
重要声明 ..........................................................39
修订历史
修订版本号
Version 1.00
Version 1.01
Version 1.02
Version 1.03
Version 1.04
Version 1.05
Version 1.06
4
修订内容
NA
更新引脚说明，删除封装信息表
新增输入输出电容使用建议以及布线建议
新增 PCB 布线章节，输入输出电容布板方式
1. 新增料号 CA-IS364xxVW 料号
2. 更新典型特性曲线
3. 新增 10.3 VISO 输出电压和 10.4 最大负载可用电流 IISO 说明
4. 更新 PCB 布线建议章节，新增实例
1. 新增 UL 和 VDE 信息
2. 更新 POD
1. 更新 UL 和 CQC 认证信息
页码
NA
5，32
27
31
2
21-24
27-28
31
9
35
7
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7
引脚功能描述
CA-IS3620 16-Pin SOIC WB Top View
GNDA
2
VI1
3
TX
VI2
4
TX
NC
5
NC
6
NC
7
GNDA
8
16
VISO
VDD
1
15
GNDB
GNDA
2
RX
14
VO1
VI1
3
TX
RX
13
VO2
VO2
4
RX
12
NC
NC
5
11
SEL
NC
6
10
NC
NC
7
9
GNDB
GNDA
8
ISOLATION BARRIER
1
ISOLATION BARRIER
VDD
CA-IS3621 16-Pin SOIC WB Top View
16
VISO
15
GNDB
RX
14
VO1
TX
13
VI2
12
NC
11
SEL
10
NC
9
GNDB
图 7-1 CA-IS362x 顶部视图
表 7-1 CA-IS362x 引脚功能描述
引脚名称
SOIC16 引脚编号
CA-IS362xW
类型
VDD
1
电源
GNDA
VI1/VO1
VI2/VO2
NC
GNDA
GNDB
NC
SEL2
VI2/VO2
VI1/VO1
GNDB
2
3
4
5,6,7
8
9
10,12
11
13
14
15
地
逻辑输入/输出
逻辑输入/输出
无
地
地
无
逻辑输入
逻辑输入/输出
逻辑输入/输出
地
VISO
16
输出电压
描述
A 侧电源，为内部 DC-DC 转换器供电，对于 CA-IS36xxW 而言，决定 A 侧输
入判决阈值和输出电平；对于 CA-IS36xxVW 而言，A 侧输入判决阈值和输出
电平由 VDDL 决定。在 VDD 与 GNDA 之间外接 0.1μF 和 10μF 旁路电容，电容
需靠近电源引脚安装，间距小于 2mm。
A 侧接地基准点。
CA-IS3620/21 A 侧逻辑输入。
CA-IS3620 A 侧逻辑输入或 CA-IS3621 A 侧逻辑输出。
无内部连接。
A 侧接地基准点。
B 侧接地基准点。
无内部连接。
VISO 输出电压选择引脚。
CA-IS3620 B 侧逻辑输出或 CA-IS3621 B 侧逻辑输入。
CA-IS3620/21 B 侧逻辑输出。
B 侧接地基准点。
由 SEL 引脚决定的隔离输出电压。在 VISO 与 GNDB 之间外接 0.1μF 和 10μF
旁路电容，电容需靠近电源引脚安装，间距小于 2mm。
备注:
1. 逻辑电源电压 VDDL 可以与 A 侧电源电压 VDD 不同。
2. 当 SEL 引脚连接到 VISO 引脚，VISO = 5V；当 SEL 引脚连接到 GNDB 或者悬空，VISO = 3.3V。SEL 引脚的真值表如表 10-1 所示。
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5
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CA-IS3640 16-Pin SOIC WB Top View
2
VI1
3
TX
VI2
4
TX
VI3
5
TX
VI4
6
TX
NC/
VDDL
7
GNDA
8
VISO
VDD
1
15
GNDB
GNDA
2
RX
14
VO1
VI1
3
TX
RX
13
VO2
VI2
4
TX
RX
12
VO3
VI3
5
TX
RX
11
VO4
VO4
6
RX
10
SEL
NC/
VDDL
7
9
GNDB
GNDA
8
VISO
VDD
1
15
GNDB
GNDA
2
RX
14
VO1
VI1
3
TX
RX
13
VO2
VI2
4
TX
RX
12
VO3
VO3
5
RX
TX
11
VI4
VO4
6
RX
10
SEL
NC/
VDDL
7
9
GNDB
GNDA
8
CA-IS3643 16-Pin SOIC WB Top View
GNDA
2
VI1
3
TX
VO2
4
RX
VO3
5
RX
VO4
6
RX
NC/
VDDL
7
GNDA
8
16
VISO
15
GNDB
RX
14
VO1
RX
13
VO2
TX
12
VI3
TX
11
VI4
10
SEL
9
GNDB
CA-IS3644 16-Pin SOIC WB Top View
16
VISO
VDD
1
15
GNDB
GNDA
2
RX
14
VO1
VO1
3
RX
TX
13
VI2
VO2
4
RX
TX
12
VI3
VO3
5
RX
TX
11
VI4
VO4
6
RX
10
SEL
NC/
VDDL
7
9
GNDB
GNDA
8
ISOLATION BARRIER
1
ISOLATION BARRIER
VDD
CA-IS3642 16-Pin SOIC WB Top View
16
ISOLATION BARRIER
GNDA
CA-IS3641 16-Pin SOIC WB Top View
16
ISOLATION BARRIER
1
ISOLATION BARRIER
VDD
16
VISO
15
GNDB
TX
14
VI1
TX
13
VI2
TX
12
VI3
TX
11
VI4
10
SEL
9
GNDB
图 7-2 CA-IS364x 顶部视图
表 7-2 CA-IS364x 引脚功能描述
引脚名称
SOIC16 引脚编号
类型
描述
VDD
1
1
电源
A 侧电源电压。
GNDA
2
2
地
A 侧接地基准点。
VI1/VO1
3
3
逻辑输入/输出 CA-IS3640/41/42/43 A 侧逻辑输入或 CA-IS3644 A 侧逻辑输出。
VI2/VO2
4
4
逻辑输入/输出 CA-IS3640/41/42 A 侧逻辑输入或 CA-IS3643/44 A 侧逻辑输出。
VI3/VO3
5
5
逻辑输入/输出 CA-IS3640/41 A 侧逻辑输入或 CA-IS3642/43/44 A 侧逻辑输出。
VI4/VO4
6
6
逻辑输入/输出 CA-IS3640 A 侧逻辑输入或 CA-IS3641/42/43/44 A 侧逻辑输出。
无
无内部连接。
NC
7
-VDDL1
-7
电源
逻辑电源，决定了 A 侧输入判决阈值和输出电平 。
GNDA
8
8
地
A 侧接地基准点。
GNDB
9
9
地
B 侧接地基准点。
SEL2
10
10
逻辑输入
VISO 输出电压选择引脚。
VI4/VO4
11
11
逻辑输入/输出 CA-IS3640/41/42/43 B 侧逻辑输入或 CA-IS3644 B 侧逻辑输出。
VI3/VO3
12
12
逻辑输入/输出 CA-IS3640/41/42 B 侧逻辑输入或 CA-IS3643/44 B 侧逻辑输出。
逻辑输入/输出 CA-IS3640/41 B 侧逻辑输入或 CA-IS3642/43/44 B 侧逻辑输出。
VI2/VO2
13
13
VI1/VO1
14
14
逻辑输入/输出 CA-IS3640 B 侧逻辑输入或 CA-IS3641/42/43/44 B 侧逻辑输出。
GNDB
15
15
地
B 侧接地基准点。
VISO
16
16
输出电压
由 SEL 引脚决定的隔离输出电压。
备注:
1． 逻辑电源电压 VDDL 可以与 A 侧电源电压 VDD 不同。
2． 当 SEL 引脚连接到 VISO 引脚，VISO = 5V；当 SEL 引脚连接到 GNDB 或者悬空，VISO = 3.3V。SEL 引脚的真值表如表 10-1 所示。
6
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8 产品规格
参数
最小值
最大值
VDD，VDDL
电源电压
–0.5
6.0
VISO
隔离输出电压
–0.5
6.0
VIN
输入电压 VIx，SEL
–0.5
VDD + 0.53
IO
输出电流
–20
20
TJ
结温
150
TSTG
存储温度
–65
150
备注:
1．等于或超出上述绝对最大额定值可能会导致产品永久性损坏，长期在超出最大额定值条件下工作会影响产品的可靠性。
2．除差分 I/O 总线电压以外的所有电压值，均相对于本地接地端子（GNDA 或 GNDB）
，并且是峰值电压值。
3．最大电压不得超过 6V，VDD 为和该引脚处于同一侧的电压。
参数
数值
人体模型（HBM）
， 基于 ANSI/ESDA/JEDEC JS-001，
A 侧引脚对 GNDA， B 侧引脚对 GNDB。
组件充电模式（CDM）
，基于 JEDEC 规范 JESD22-C101， 所有引脚。
VESD 静电放电
参数
VDD
VDDL
逻辑侧电源电压
逻辑侧逻辑电源电压
IOH
高电平输出电流
IOL
低电平输出电流
VDDO1 = 5.0V
VDDO1 = 3.3V
VDDO1 = 5.0V
VDDO1 = 3.3V
最小值
3.15
2.375
–4
±6000
典型值
5
4
2
0
–40
PD
最大功耗
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测试条件
VDD = VDDL = 5.5V，VISO = 5V， 负 载 电 流
130mA， 所 有 数 字 通 道 输 入 100Mbps，
50%占空比方波，通道输出负载电容 15pF
V
单位
V
V
mA
mA
0.8
100
125
25
SOIC16-WB(W)
68.5
IC 结至环境的热阻
参数
最大值
5.5
5.5
–2
热量表
RθJA
单位
±2000
2.0
VIH
输入阈值逻辑高电平
VIL
输入阈值逻辑低电平
DR
信号传输速率
TA
环境温度
备注:
1.
VDDO：输出侧供电电压。
单位
V
V
V
mA
°C
°C
最小值
典型值
V
V
Mbps
°C
单位
°C/W
最大值
单位
1
W
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参数
CLR
CPG
DTI
CTI
外部气隙（间隙）1
外部爬电距离 1
隔离距离
相对漏电指数
材料组
IEC 60664-1 过压类别
DIN V VDE V 0884-11:2017-012
VIORM
最大重复峰值隔离电压
VIOWM
最大工作隔离电压
VIOTM
最大瞬态隔离电压
VIOSM
最大浪涌隔离电压 3
qpd
表征电荷 4
CIO
栅电容， 输入到输出 5
RIO
绝缘电阻 5
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数值
W
8
8
28
>400
II
I-IV
I-IV
I-III
测试条件
输入端至输出端的隔空最短距离
输入端至输出端沿壳体的最短距离
最小内部间隙（内部距离)
DIN EN 60112 (VDE 0303-11)；IEC 60112
依据 IEC 60664-1
额定电压≤ 300 VRMS
额定电压≤ 400 VRMS
额定电压 ≤ 600 VRMS
交流电压（双极）
交流电压；时间相关的介质击穿 （TDDB）测试
直流电压
VTEST = VIOTM， t = 60s（认证）
；
VTEST = 1.2 × VIOTM，t= 1s（100% 产品测试）
测试方法 依据 IEC 60065， 1.2/50μs 波形，
VTEST = 1.6 × VIOSM（生产测试）
方法 a，输入/输出安全测试子类 2/3 后，
Vini = VIOTM， tini = 60s；
Vpd(m) = 1.2 × VIORM， tm = 10s
方法 a，环境测试子类 1 后，
Vini = VIOTM， tini = 60s；
Vpd(m) = 1.6 × VIORM， tm = 10s
方法 b， 常规测试 （100% 生产测试）和前期 预处理（抽样
测试）
Vini = 1.2 × VIOTM， tini = 1s；
Vpd(m) = 1.875 × VIORM， tm = 1s
VIO = 0.4 × sin(2πft)， f = 1MHz
VIO = 500 V， TA = 25°C
VIO = 500 V， 100°C ≤ TA ≤ 125°C
VIO = 500 V at TS = 150°C
污染度
单位
mm
mm
μm
V
1414
1000
1414
VPK
VRMS
VDC
7070
VPK
6250
VPK
≤5
≤5
pC
≤5
~0.5
>1012
>1011
>109
2
pF
5000
VRMS
Ω
UL 1577
VISO
注:
1.
2.
3.
4.
5.
8
最大隔离电压
VTEST = VISO ， t = 60s（认证）
，
VTEST = 1.2 × VISO ， t = 1s（100% 生产测试）
爬电距离和间隙要求应根据具体应用中特定设备的隔离标准。电路板设计应注意保持爬电和间隙距离，确保隔离器在印刷电路板
上的焊盘不会缩短此距离。印刷电路板上的爬电距离与间隙在某些情况下是相同的。通过在电路板上插入凹槽可以增大这些距离
指标。
该标准仅适用于最大工作额定值范围内的安全电气隔离，应通过适当的保护电路确保遵守安全等级要求。
测试在空气或油中进行，以确定隔离层固有的浪涌抑制。
表征电荷是由局部放电引起的放电电荷（pd）
。
绝缘栅两侧的所有引脚连接在一起，构成双端器件。
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VDE
根 据 DIN V VDE V 088411:2017-01 认证
CSA（申请中）
根 据 IEC60950-1, IEC
62368-1 和 IEC 60601-1 认
证
Basic isolation:
Maximum transient
isolation voltage: 7070Vpk
Maximum repetitive-peak
isolation voltage: 849 Vpk
Maximum surge isolation
voltage: 6250Vpk.
Reinforced isolation:
Maximum transient
isolation voltage: 7070Vpk
Maximum repetitive-peak
isolation voltage: 1414
Vpk
Maximum surge isolation
voltage:6250Vpk.(Pending)
Certificate number:
40054252
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UL
CQC
UL1577 器件认证程序认
证
根据 GB4943.1-2011 认证
TUV（申请中）
根 据 EN61010-1:2010
(3rd Ed)和 EN 609501:2006/A2:2013 认证
Protection voltage: 5kVRMS
Certificate number:
E511334-20210507
Certificate number:
15801-DK001041202302080
9
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5V 输入，5V 输出
测试时 SEL 引脚短接到 VISO 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结果。
VISO
IISO
参数
隔离输出电压
最大负载可用电流 1
VISO(LINE)
VISO(LOAD)
直流线性调整率
直流负载调整率
EFF
最大负载电流时的效率
测试条件
IISO = 0 到 130mA
各个通道信号传输速率 DR85°C 时，最大负载可用电流应适当降低，请参考图 8.11-11、图 8.11-12、图 8.11-13、图
8.11-14、图 8.11-15 和图 8.11-16 VISO 最大负载可用电流随器件环境温度的变化。
2. VDDI = 输入侧供电电压，VDDO = 输出侧供电电压。
10
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5V 输入，3.3V 输出
测试时 SEL 引脚短接到 GNDB 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结果。
VISO
IISO
参数
隔离输出电压
最大负载可用电流 1
VISO(LINE)
VISO(LOAD)
直流线性调整率
直流负载调整率
EFF
最大负载电流时的效率
测试条件
最小值
IISO = 0 到 130mA
各个通道信号传输速率 DR85°C 时，最大负载可用电流应适当降低，请参考图 8.11-11、图 8.11-12、图 8.11-13、图
8.11-14、图 8.11-15 和图 8.11-16 VISO 最大负载可用电流随器件环境温度的变化。
2.
VDDI = 输入侧供电电压，VDDO = 输出侧供电电压。
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3.3V 输入，3.3V 输出
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测试时 SEL 引脚短接到 GNDB 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结
果。
VISO
IISO
参数
隔离输出电压
最大负载可用电流 1
VISO(LINE)
VISO(LOAD)
直流线性调整率
直流负载调整率
EFF
最大负载电流时的效率
测试条件
IISO = 0 到 75mA
各个通道信号传输速率 DR85°C 时，最大负载可用电流应适当降低，请参考图 8.11-11、图 8.11-12、图 8.11-13、图
8.11-14、图 8.11-15 和图 8.11-16 VISO 最大负载可用电流随器件环境温度的变化。
2. VDDI = 输入侧供电电压，VDDO = 输出侧供电电压。
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5V 输入，5V 输出
测试时 SEL 引脚短接到 VISO 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结果。
参数
测试条件
最小值
典型值
最大值
单位
CA-IS3620
12
18
无外部负载电流； VI = VDDI1 (CA-IS3620L)
没有外部 ILOAD；VI = 0V (CA-IS3620L)；
10
15
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
12
18
输出 CL = 15pF，无外部负载电流
IDD2
电源供电电流
mA
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
24
36
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
56
84
道输出 CL = 15pF，无外部负载电流
CA-IS3621
无外部负载电流； VI = VDDI1 (CA-IS3621L)
13
19
没有外部 ILOAD；VI = 0V (CA-IS3621L)；
9
14
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
11
17
输出 CL = 15pF，无外部负载电流
IDD2
电源供电电流
mA
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
23
35
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
42
63
道输出 CL = 15pF，无外部负载电流
CA-IS3640
17
26
无外部负载电流；VI = 0V (CA-IS3640H)；VI = VDDI1 (CA-IS3640L)
1
没有外部 ILOAD；VI = 0V (CA-IS3640L)；VI = VDDI (CA-IS3640H)
13
20
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
16
24
输出 CL = 15pF，无外部负载电流
IDD2
电源供电电流
mA
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
22
33
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
76
115
道输出 CL = 15pF，无外部负载电流
备注:
1. VDDI 为和该引脚处于同一侧的电压；
2. CA-IS36xxVW 系列芯片，其第 7 引脚为 VDDL，表格中的 IDD 电流值指的是流过 VDD 和 VDDL 的总电流。
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13
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5V 输入，5V 输出（续）
参数
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测试条件
最小值
典型值
最大值
无外部负载电流；VI = 0V (CA-IS3641H)；VI = VDDI1 (CA-IS3641L)
没有外部 ILOAD；VI = 0V (CA-IS3641L)；VI = VDDI1 (CA-IS3641H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
19
13
29
20
16
24
22
33
66
99
无外部负载电流；VI = 0V (CA-IS3642H)；VI = VDDI1 (CA-IS3642L)
没有外部 ILOAD；VI = 0V (CA-IS3642L)；VI = VDDI1 (CA-IS3642H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
18
13
27
20
15
23
20
30
62
93
无外部负载电流；VI = 0V (CA-IS3643H)；VI = VDDI1 (CA-IS3643L)
没有外部 ILOAD；VI = 0V (CA-IS3643L)；VI = VDDI1 (CA-IS3643H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
18
13
27
20
16
24
20
30
62
93
无外部负载电流；VI = 0V (CA-IS3644H)；VI = VDDI1 (CA-IS3644L)
没有外部 ILOAD；VI = 0V (CA-IS3644L)；VI = VDDI1 (CA-IS3644H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
18
13
27
20
14
21
17
26
45
68
单位
CA-IS3641
IDD2
电源供电电流
mA
CA-IS3642
IDD2
电源供电电流
mA
CA-IS3643
IDD2
电源供电电流
mA
CA-IS3644
IDD
2
电源供电电流
mA
备注:
1.
VDDI 为和该引脚处于同一侧的电压；
2.
CA-IS36xxVW 系列芯片，其第 7 引脚为 VDDL，表格中的 IDD 电流值指的是流过 VDD 和 VDDL 的总电流。
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CA-IS3640, CA-IS3641, CA-IS3642, CA-IS3643, CA-IS3644
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5V 输入，3.3V 输出
Version 1.06, 2023/03/14
测试时 SEL 引脚短接到 GNDB 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结果。
参数
测试条件
最小值
典型值
最大值
单位
CA-IS3620
无外部负载电流； VI = VDDI1 (CA-IS3620L)
11
17
没有外部 ILOAD；VI = 0V (CA-IS3620L)；
9
14
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
10
15
输出 CL = 15pF，无外部负载电流
IDD2
电源供电电流
mA
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
18
27
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
34
51
道输出 CL = 15pF，无外部负载电流
CA-IS3621
12
18
无外部负载电流； VI = VDDI1 (CA-IS3621L)
没有外部 ILOAD；VI = 0V (CA-IS3621L)；
9
14
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
9
14
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
16
24
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
IDD2
电源供电电流
mA
32
48
道输出 CL = 15pF，无外部负载电流
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
7
11
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
14
21
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
30
45
道输出 CL = 15pF，无外部负载电流
CA-IS3640
15
23
无外部负载电流；VI = 0V (CA-IS3640H)；VI = VDDI1 (CA-IS3640L)
没有外部 ILOAD；VI = 0V (CA-IS3640L)；VI = VDDI1 (CA-IS3640H)
11
18
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
13
19
输出 CL = 15pF，无外部负载电流
IDD2
电源供电电流
mA
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
17
26
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
50
75
道输出 CL = 15pF，无外部负载电流
备注:
1. VDDI 为和该引脚处于同一侧的电压；
2. CA-IS36xxVW 系列芯片，其第 7 引脚为 VDDL，表格中的 IDD 电流值指的是流过 VDD 和 VDDL 的总电流。
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15
CA-IS3620, CA-IS3621
CA-IS3640, CA-IS3641, CA-IS3642, CA-IS3643, CA-IS3644
Version 1.06, 2023/03/14
5V 输入，3.3V 输出（续）
参数
上海川土微电子有限公司
测试条件
最小值
典型值
最大值
无外部负载电流；VI = 0V (CA-IS3641H)；VI = VDDI1 (CA-IS3641L)
没有外部 ILOAD；VI = 0V (CA-IS3641L)；VI = VDDI1 (CA-IS3641H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
16
11
24
18
13
20
16
24
47
71
无外部负载电流；VI = 0V (CA-IS3642H)；VI = VDDI1 (CA-IS3642L)
没有外部 ILOAD；VI = 0V (CA-IS3642L)；VI = VDDI1 (CA-IS3642H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
16
11
24
18
13
20
16
24
46
69
无外部负载电流；VI = 0V (CA-IS3643H)；VI = VDDI1 (CA-IS3643L)
没有外部 ILOAD；VI = 0V (CA-IS3643L)；VI = VDDI1 (CA-IS3643H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
16
11
24
18
13
20
15
23
44
66
无外部负载电流；VI = 0V (CA-IS3644H)；VI = VDDI1 (CA-IS3644L)
没有外部 ILOAD；VI = 0V (CA-IS3644L)；VI = VDDI1 (CA-IS3644H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
16
11
24
18
13
20
15
23
43
66
单位
CA-IS3641
IDD2
电源供电电流
mA
CA-IS3642
IDD2
电源供电电流
mA
CA-IS3643
IDD2
电源供电电流
mA
CA-IS3644
IDD
2
电源供电电流
mA
备注:
1.
VDDI 为和该引脚处于同一侧的电压；
2.
CA-IS36xxVW 系列芯片，其第 7 引脚为 VDDL，表格中的 IDD 电流值指的是流过 VDD 和 VDDL 的总电流。
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CA-IS3620, CA-IS3621
CA-IS3640, CA-IS3641, CA-IS3642, CA-IS3643, CA-IS3644
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3.3V 输入，3.3V 输出
Version 1.06, 2023/03/14
测试时 SEL 引脚短接到 GNDB 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结果。
参数
测试条件
最小值
典型值
最大值
单位
CA-IS3620
无外部负载电流； VI = VDDI1 (CA-IS3620L)
10
15
没有外部 ILOAD；VI = 0V (CA-IS3620L)
8
12
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
11
17
输出 CL = 15pF，无外部负载电流
IDD2
电源供电电流
mA
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
19
29
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
40
60
道输出 CL = 15pF，无外部负载电流
CA-IS3621
12
18
无外部负载电流 VI = VDDI1 (CA-IS3621L)
没有外部 ILOAD；VI = 0V (CA-IS3621L)；
8
12
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
10
15
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
18
27
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
IDD2
电源供电电流
mA
31
46
道输出 CL = 15pF，无外部负载电流
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
9
14
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
16
24
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
21
32
道输出 CL = 15pF，无外部负载电流
CA-IS3640
16
24
无外部负载电流；VI = 0V (CA-IS3640H)；VI = VDDI1 (CA-IS3640L)
没有外部 ILOAD；VI = 0V (CA-IS3640L)；VI = VDDI1 (CA-IS3640H)
12
18
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
15
23
输出 CL = 15pF，无外部负载电流
IDD2
电源供电电流
mA
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
18
27
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
57
86
道输出 CL = 15pF，无外部负载电流
备注:
1. VDDI 为和该引脚处于同一侧的电压；
2. CA-IS36xxVW 系列芯片，其第 7 引脚为 VDDL，表格中的 IDD 电流值指的是流过 VDD 和 VDDL 的总电流。
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17
CA-IS3620, CA-IS3621
CA-IS3640, CA-IS3641, CA-IS3642, CA-IS3643, CA-IS3644
Version 1.06, 2023/03/14
3.3V 输入，3.3V 输出（续）
参数
上海川土微电子有限公司
测试条件
最小值
典型值
最大值
无外部负载电流；VI = 0V (CA-IS3641H)；VI = VDDI1 (CA-IS3641L)
没有外部 ILOAD；VI = 0V (CA-IS3641L)；VI = VDDI1 (CA-IS3641H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
16
12
24
18
15
23
18
27
50
75
无外部负载电流；VI = 0V (CA-IS3642H)；VI = VDDI1 (CA-IS3642L)
没有外部 ILOAD；VI = 0V (CA-IS3642L)；VI = VDDI1 (CA-IS3642H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
17
12
25
18
14
21
17
26
46
69
无外部负载电流；VI = 0V (CA-IS3643H)；VI = VDDI1 (CA-IS3643L)
没有外部 ILOAD；VI = 0V (CA-IS3643L)；VI = VDDI1 (CA-IS3643H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
18
12
27
18
14
21
16
24
40
60
无外部负载电流；VI = 0V (CA-IS3644H)；VI = VDDI1 (CA-IS3644L)
没有外部 ILOAD；VI = 0V (CA-IS3644L)；VI = VDDI1 (CA-IS3644H)
每个通道输入 1Mbps、占空比为 50%的方波信号，每个通道
输出 CL = 15pF，无外部负载电流
每个通道输入 10Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
每个通道输入 100Mbps、占空比为 50%的方波信号，每个通
道输出 CL = 15pF，无外部负载电流
18
12
27
18
14
21
16
24
36
54
单位
CA-IS3641
IDD2
电源供电电流
mA
CA-IS3642
IDD2
电源供电电流
mA
CA-IS3643
IDD2
电源供电电流
mA
CA-IS3644
IDD
2
电源供电电流
mA
备注:
1.
VDDI 为和该引脚处于同一侧的电压；
2.
CA-IS36xxVW 系列芯片，其第 7 引脚为 VDDL，表格中的 IDD 电流值指的是流过 VDD 和 VDDL 的总电流。
18
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5V 输入，5V 输出
测试时 SEL 引脚短接到 VISO 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结果。
参数
测试说明
最小值
典型值
最大值
单位
0
100
Mbps
DR
数据速率
5.0
ns
PWminL
最小脉冲宽度
10
20
ns
tPLH，tPHL
传播延迟
见图 9-1
0.2
4.5
ns
PWD
脉冲宽度失真|tPLH – tPHL|
1
0.4
2.5
ns
tsk(o)
不同通道输出偏移时间
2.0
4.5
ns
tsk(pp)
不同器件偏移时间 2
2.5
4.0
ns
tr
输出上升时间
见图 9-1
2.5
4.0
ns
tf
输出下降时间
备注:
1. tsk(o)为通道间输出偏移时间。测试时将器件的所有输入引脚接在一起输入同一信号，保持输出引脚负载相同，测试最大传输延时与
最小传输延时的偏差。
2. tsk(pp) 为不同器件间传播延迟偏移时间。该时间在相同方向的通道，相同的供电电压，相同的温度，相同的输入信号和负载条件下
测试得到。
5V 输入，3.3V 输出
测试时 SEL 引脚短接到 GNDB 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结果。
参数
测试说明
最小值
典型值
最大值
单位
0
100
Mbps
DR
数据速率
5.0
ns
PWminL
最小脉冲宽度
10
20
ns
tPLH，tPHL
传播延迟
见图 9-1
0.2
4.5
ns
PWD
脉冲宽度失真|tPLH – tPHL|
1
0.4
2.5
ns
tsk(o)
不同通道输出偏移时间
2.0
4.5
ns
tsk(pp)
不同器件偏移时间 2
2.5
4.0
ns
tr
输出上升时间
见图 9-1
2.5
4.0
ns
tf
输出下降时间
备注:
1. tsk(o)为通道间输出偏移时间。测试时将器件的所有输入引脚接在一起输入同一信号，保持输出引脚负载相同，测试最大传输延时与
最小传输延时的偏差。
2. tsk(pp) 为不同器件间传播延迟偏移时间。该时间在相同方向的通道，相同的供电电压，相同的温度，相同的输入信号和负载条件下
测试得到。
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3.3V 输入，3.3V 输出
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测试时 SEL 引脚短接到 GNDB 引脚，CA-IS36xxVW 版本的 VDD 和 VDDL 短接。除非有额外说明，本表格数据均为推荐工作条件下的测试结果。
参数
测试说明
最小值
典型值
最大值
单位
0
100
Mbps
DR
数据速率
5.0
ns
PWminL
最小脉冲宽度
10
20
ns
tPLH，tPHL
传播延迟
见图 9-1
0.2
4.5
ns
PWD
脉冲宽度失真|tPLH – tPHL|
1
0.4
2.5
ns
tsk(o)
不同通道输出偏移时间
2.0
4.5
ns
tsk(pp)
不同器件偏移时间 2
2.5
4.0
ns
tr
输出上升时间
见图 9-1
2.5
4.0
ns
tf
输出下降时间
备注:
1. tsk(o)为通道间输出偏移时间。测试时将器件的所有输入引脚接在一起输入同一信号，保持输出引脚负载相同，测试最大传输延时与
最小传输延时的偏差。
2. tsk(pp) 为不同器件间传播延迟偏移时间。该时间在相同方向的通道，相同的供电电压，相同的温度，相同的输入信号和负载条件下
测试得到。
20
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CA-IS3620, CA-IS3621
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60
VDD=5V,VISO=5V
16
12
8
IDD_VI=L
IDD_VI=H
4
0
-40 -20
0
20
40
60
80
动态电流（mA）
静态电流（mA）
20
50
40
1Mbps
10
-40 -20
IDD_VI=H
0
20
IDD_VI=L
40
60
80
动态电流（mA）
静态电流（mA）
8
-40 -20
50
30
20
IDD_VI=L
4
-60 -40 -20
0
20
40
60
80 100 125
环境温度（℃）
图 8.11-5
所有通道接高电平或低电平时的 VDD 静态电流
VDD = 3.3V，VISO = 3.3V
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动态电流（mA）
静态电流（mA）
IDD_VI=H
VDD=5V,VISO=3.3V
10Mbps
100Mbps
1Mbps
-40 -20
0
20
40
60
80
100 125
图 8.11-4
CA-IS3641HW 在不同传输速率下的 VDD 动态电流
VDD = 5V，VISO = 5V
60
12
0
100 125
环境温度（℃）
VDD=3.3V,VISO=3.3V
8
80
10
0
100 125
图 8.11-3
所有通道接高电平或低电平时的 VDD 静态电流
VDD = 5V，VISO = 3.3V
16
60
40
环境温度（℃）
20
40
60
12
0
20
图 8.11-2
CA-IS3641HW 在不同传输速率下的 VDD 动态电流
VDD = 5V，VISO = 5V
VDD=5V,VISO=3.3V
4
0
环境温度（℃）
图 8.11-1
所有通道接高电平或低电平时的 VDD 静态电流
VDD = 5V，VISO = 5V
16
100Mbps
20
环境温度（℃）
20
10Mbps
30
0
100 125
VDD=5V,VISO=5V
50
VDD=3.3V,VISO=3.3V
40
30
20
10Mbps
100Mbps
1Mbps
10
0
-60 -40 -20
0
20
40
60
80 100 125
环境温度（℃）
图 8.11-6
CA-IS3641HW 在不同传输速率下的 VDD 动态电流
VDD = 3.3V，VISO = 3.3V
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0.5
5
Ro输出电压（V）
Ro输出电压（V）
6
4
3
2
VDD=5V,VISO=5V
1
VDD=5V,VISO=3.3V
0
-40 -20
0
20
40
60
VDD=5V,VISO=5V
0.4
VDD=5V,VISO=3.3V
0.3
0.2
0.1
0.0
80
-40 -20
100 125
图 8.11-7
RO = High，VOH 下拉 4mA 电流
信号传播延时（ns）
信号传播延时（ns）
15
12
tPLH
tPHL
6
3
0
-40 -20
0
20
40
60
80
tPLH
0
100 125
-40 -20
80
60
VDD=5V,VISO=5V和VDD=5V,VISO=3.3V
VDD=3.3,VISO=3.3V
20
40
60
85
105 125 145
环境温度（℃）
图 8.11-11
CA-IS36xx 全系列芯片
VISO 最大负载可用电流随器件环境温度的变化
每个通道的信号传输速率在 1Mbps 以下
22
VISO负载电流IISO（mA）
VISO负载电流IISO（mA）
DR 1.5kV，上升/下降时间< 10ns，达到共模瞬态电压摆率> 150kV/μs 的重复高压脉冲。
2.
CL 是大约 15pF 的负载电容，包含寄生电容。
3.
通过标准：每当高压浪涌到来时，输出必须保持稳定。
4.
CBP 是 0.1~1μF 的旁路电容。
图 9-2 共模瞬变抗扰度测试电路
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10 详细说明
CA-IS36xx 器件集成了高效率、低辐射的隔离型 DC-DC 转换器，并具有高速隔离数据通道，功能框图如图 10-1 所
示。
CA-IS36xx 器件的 DC-DC 转换器采用隔离的 PWM 反馈实现分离的控制器结构：VDD 电源供电给一个振荡电路，该
电路将电流传输给一个高 Q 值的片上变压器，该变压器具有高效率和低辐射性能；根据 SEL 引脚的设置，传递到副边
的能量被调节成 3.3V 或 5V 的输出电压；副边（VISO）控制器将 PWM 控制信号通过一个专用的隔离数据通道传递给原
边，原边依据副边反馈回来的 PWM 信号调节传输能量。VDD 和 VISO 电源上都具备带迟滞的欠压锁定（UVLO）保护，保
证了系统在噪声条件下的良好性能。内置的软启动电路确保了器件在启动过程中不会出现浪涌电流和输出电压过冲。
高速隔离数据通道使用简单的开关键控（OOK）调制解调方案。由 SiO2 构成的高压隔离电容为不同的电压域之间
提供可靠的绝缘屏障，并提供可靠的高频信号传输路径。为了保证稳定的数据传输质量，发射机（TX）将输入信号调
制到载波频率上，即 TX 在一个输入状态下通过隔离电容传递高频信号，而在另一个输入状态下无信号通过隔离电容，
然后接收机根据检测到的调制信号重建输入信号。上述架构为隔离的不同电压域之间提供了可靠的数据传输路径，在
启动时不需要考虑初始化。全差分的隔离电容架构可以最大限度地提高信号共模瞬态抗干扰能力。与电感耦合结构相
比，电容耦合结构提供了更高的电磁抗扰性。图 10-2 和图 10-3 分别为单通道功能框图和调制方案的波形示意图。
TRANSFORMER
VDD
VISO
Power
Controller
Transformer
Driver
Frequency
Controller
I/O_A1
Data Channel
I/O_A2
Data Channel
I/O_A3
I/O_A4
VFB
ISOLATION BARRIER
UVLO, Soft-start,
Thermal Shut down
Rectifier
UVLO, Soft-start
Feedback
Controller
VREF
Data Channel
I/O_B1
Data Channel
I/O_B2
Data Channel
Data Channel
I/O_B3
Data Channel
Data Channel
I/O_B4
GNDA
GNDB
图 10-1 CA-IS36xx 系列功能框图
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Isolation
Barrier
Transmitter (TX)
Receiver (RX)
Schmitt
Trigger
Driver
VIN
VOUT
Demodulator
Modulator
RF Carrier
Generator
图 10-2 单通道功能框图
VIN
Signal through
isolation barrier
VOUT
图 10-3 单通道波形示意图
CA-IS36xxW 器件供电电源 VDD ，不同电压状态下，输出引脚状态如下表。
表 10-1
CA-IS36xxW 不同电压模式下输出引脚状态
电源电压 VDD (V)
A 侧输出
B 侧输出
PD
高阻
高阻
PU
正常
正常
注：PU = 上电 (VDD ≥ VDD（UVLO+）); PD = 断电(VDD ≤VDD（UVLO-）)
CA-IS36xxVW 器件有两路供电电源，VDD ，VDDL，不同电压状态下，输出引脚状态如下表。
表 10-2
CA-IS36xxVW 不同电压模式下输出引脚状态
电源电压 VDD (V)
VDDL (V)
A 侧输出
B 侧输出
PD
PD
高阻
高阻
PD
PU
高阻
高阻
PU
PU
PD
PU
高阻
正常
正常
正常
注：PU = 上电 (VDD/L ≥ VDD（UVLO+）); PD = 断电(VDD/L ≤VDD（UVLO-）)
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如表 10-1 所示，当 VDD 输入电压为 5V 时，通过 SEL 引脚的连接方式，VISO 输出电压可设置为 5V 或者 3.3V；当
VDD 输入电压为 3.3V 时，VISO 输出电压只能选择 3.3V，禁止输出设置为 5V。
表 10-3 VISO 输出电压真值表 1
电源电压 VDD (V)
4.5~5.5
4.5~5.5
3.15~3.6
SEL2
短接到 VISO
短接到 GNDB
短接到 GNDB
VISO (V)
5
3.3
3.3
备注:
1.
不建议在工作中将 DC-DC 转换器配置成输出电压 VISO 高于输入电压 VDD，例如 VDD = 3.3V，SEL 短接至 VISO。
2.
SEL 引脚内部弱下拉至 GNDB， 对于 VISO = 3.3V，在较强噪声系统应用场景中，SEL 引脚应该直接短接到 GNDB。
3.
在启动前将 SEL 引脚配置好，可根据需要连接至 VISO 或 GNDB，器件启动过程中禁止改变 SEL 的电平。
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表 10-2 列举了 CA-IS36xx 器件在每个通道不同速率下的最大负载可用电流。在实际应用中，当各个通道传输速率
大于 1Mbps 时，通道自身需要消耗电流，VISO 能够外供的负载电流减小。需要注意的是，上述电流是在常温（TA = 25°C）
下的数据，当温度超过 85°C 时，最大负载应适当降低，请在应用的时候加以考虑，可参考图 8.11-11、图 8.11-12、图
8.11-13、图 8.11-14、图 8.11-15 和图 8.11-16 关于 VISO 最大负载可用电流随器件环境温度变化的曲线。
表 10-4 不同 VISO 时的最大负载可用电流 IISO @ TA = 25°C
电源电压 VDD (V)
VISO (V)
4.5~5.5
3.15~3.6
4.5~5.5
5 或者 3.3
3.3
5 或者 3.3
3.15~3.6
4.5~5.5
3.15~3.6
4.5~5.5
3.15~3.6
4.5~5.5
3.15~3.6
4.5~5.5
3.15~3.6
3.3
5 或者 3.3
3.3
5 或者 3.3
3.3
5 或者 3.3
3.3
5 或者 3.3
3.3
30
器件型号
通讯速率(bps)
CA-IS36xx
3.15V）
；PD = 断电（VDD < 2V）
；X = 无关；H = 高电平；L = 低电平； Z = 高阻抗。
2. 当电源电压 VDD < 2V 时，输出状态不确定。
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11 应用信息
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CA-IS36xx 数字隔离器系列器件只需要外部接上旁路电容就可以工作，这些低 ESR 的陶瓷旁路电容须放置在尽可能
靠近器件引脚的位置。CA-IS3642VW 典型应用如图 11-1 所示。图 11-2 展示了使用 CA-IS3641 器件进行 SPI 隔离的典型
应用。
建议隔离电源输出 VISO 使用 0.1μF 电容和不小于 10μF 电容并联进行滤波，在 VISO 启动阶段不要传输任何信号。
10μF
10μF
0.1μF
CA-IS3642VW
2mm maximum
from VDD
VDD
0.1μF
VISO
IN1
VI1
TX
IN2
VI2
TX
OUT3
VO3
RX
OUT4
VO4
RX
ISOLATION BARRIER
GNDA
VDDL
2mm maximum
from VISO
GNDB
RX
VO1
OUT1
RX
VO2
OUT2
TX
VI3
IN3
TX
VI4
IN4
SEL
1μF
GNDA
GNDB
图 11-1 CA-IS3642VW 典型应用电路
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CA-IS3620, CA-IS3621
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CA-IS3641
3.3V VIN
VISO
VDD
DVDD
0.1μF
CS
VI1
SCLK
VI2
MCU
SDO
VI3
SDI
VO4
DGND
GNDA
ISOLATION BARRIER
10μF
0.1μF
10μF
REF
AVDD
VO1
CS
VO2
SCLK
DVDD
ADC
VO3
SDO
VI4
SDI
AGND
Analog
Input
DGND
SEL
GNDB
图 11-2 用 CA-IS3641 实现 ADC 传感的隔离电源和 SPI 应用电路
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