AD5410ACPZ-REEL

单通道、12/16位、串行输入、4 mA至20 mA 电流源DAC AD5410/AD5420 特性 概述 12/16位分辨率和单调性 电流输出范围：4 mA至20 mA、0 mA至20 mA或0 mA至24 mA 总非调整误差(TUE)：±0.01% FSR(典型值) 输出温漂：±3 ppm/°C(典型值) 灵活的串行数字接口 片内输出故障检测 片内基准电压源(最大温漂10 ppm/°C) 输出电流的反馈和监控 异步清零功能 电源(AVDD)范围 10.8 V至40 V；AD5410AREZ/AD5420AREZ 10.8 V至60 V；AD5410ACPZ/AD5420ACPZ 输出环路顺从电压：AVDD – 2.5 V 温度范围：−40°C至+85°C 24引脚TSSOP和40引脚LFCSP封装 AD5410/AD5420是低成本、精密、完全集成的12/16位转换 器，提供可编程电流源输出，可满足工业过程控制应用的 需求。输出电流范围可编程设置为4 mA至20 mA、0 mA至 20 mA或者0 mA至24 mA的超量程。输出具有开路保护功能。 该器件采用10.8 V至60 V的电源(AVDD)供电。输出环路电源 电压限制在0 V至AVDD – 2.5 V。 应用 配套产品 过程控制 执行器控制 PLC HART网络连接 HART调制解调器：AD5700、AD5700-1 灵活的串行接口为SPI、MICROWIRE™、QSPI™和DSP兼容 接口，可在三线式模式下工作，最小化了隔离应用中所需 的数字隔离电路降至最少。 该器件还包含一个确保器件在已知状态下上电的上电复位 功能，以及一个将输出设定为所选电流范围低端的异步清 零(CLEAR)引脚。 总非调整误差典型值为±0.01% FSR。 功能框图 DVCC SELECT CAP1 DVCC CAP2 AV DD R3SENSE AD5410/AD5420 R2 R3 CLEAR INPUT SHIFT REGISTER AND CONTROL LOGIC POWERON RESET 12/16 IOUT 12-/16-BIT DAC FAULT RSET VREF RSET REFOUT GND REFIN 07027-001 LATCH SCLK SDIN SDO BOOST 图1. Rev. E Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2009–2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD5410/AD5420 目录 特性.................................................................................................. 1 应用.................................................................................................. 1 概述.................................................................................................. 1 配套产品 ......................................................................................... 1 功能框图 ......................................................................................... 1 修订历史 ......................................................................................... 2 技术规格 ......................................................................................... 3 交流工作特性 ........................................................................... 5 时序特性.................................................................................... 5 绝对最大额定值............................................................................ 7 ESD警告..................................................................................... 7 引脚配置和功能描述 ................................................................... 8 典型性能参数 .............................................................................. 10 术语................................................................................................ 15 工作原理 ....................................................................................... 16 架构 .......................................................................................... 16 串行接口.................................................................................. 16 上电状态.................................................................................. 19 传递函数.................................................................................. 19 数据寄存器 ............................................................................. 19 控制寄存器 ............................................................................. 19 复位寄存器 ............................................................................. 20 状态寄存器 ............................................................................. 20 AD5410/AD5420特性................................................................. 21 故障报警.................................................................................. 21 异步清零(CLEAR) ................................................................. 21 内部基准电压源..................................................................... 21 外部电流设置电阻 ................................................................ 21 数字电源.................................................................................. 21 外部增强功能 ......................................................................... 21 HART通信 ............................................................................... 22 数字压摆率控制..................................................................... 22 IOUT滤波电容........................................................................... 24 输出电流的反馈和监控 ....................................................... 24 应用信息 ....................................................................................... 26 驱动感性负载 ......................................................................... 26 瞬态电压保护 ......................................................................... 26 布局指南.................................................................................. 26 电流隔离接口 ......................................................................... 26 微处理器接口 ......................................................................... 27 散热和电源考量..................................................................... 27 兼容工业HART的模拟输出应用 ....................................... 28 外形尺寸 ....................................................................................... 29 订购指南.................................................................................. 29 修订历史 2013年3月—修订版D至修订版E 更改表4 ........................................................................................... 7 增加图40，重新排序 ................................................................. 19 更改表10 ....................................................................................... 20 更改散热和电源考量部分及表21 ........................................... 27 更新外形尺寸 .............................................................................. 29 2012年5月—修订版C至修订版D 重新组织布局 ..........................................................................通篇 更改产品名称 ................................................................................ 1 增加“配套产品”部分；更改“特性”部分和“应用”部分 ........ 1 更改表5 ........................................................................................... 9 更改图8 ......................................................................................... 11 增加“HART通信”部分和图41，重新排序 ............................ 21 更改“兼容工业HART的模拟输出应用”部分和图54........... 27 2011年11月—修订版B至修订版C 更改表10 ....................................................................................... 18 2010年2月—修订版A至修订版B 修改图46 ....................................................................................... 23 2009年8月—修订版0至修订版A 修改特性和概述部分 ................................................................... 1 修改表1 ........................................................................................... 3 修改表2 ........................................................................................... 5 修改表4说明和表4........................................................................ 7 增加图6，修改图5和表5............................................................. 8 增加输出电流的反馈/监控部分，包括图45至图47； 重排后续各图的编号 ................................................................. 23 修改散热和电源考虑部分及表21 ........................................... 26 更新外形尺寸 .............................................................................. 28 修改订购指南 .............................................................................. 28 2009年3月—修订版0：初始版 Rev. E | Page 2 of 32 AD5410/AD5420 技术规格 AVDD = 10.8 V至26.4 V，GND = 0 V，REFIN = 5 V外部基准电压，DVCC = 2.7 V至5.5 V，RLOAD = 300 Ω；除非另有说明，所有 规格在TMIN至TMAX范围。 表1. 参数1 输出电流范围 精度(内部RSET) 分辨率 总非调整误差(TUE) 相对精度(INL)2 差分非线性(DNL) 失调误差 失调误差温度系数(TC)3 增益误差 增益误差温度系数(TC)3 满量程误差 满量程误差温度系数(TC)3 精度(外部RSET) 分辨率 总非调整误差(TUE) 相对精度(INL)2 差分非线性(DNL) 失调误差 失调误差温度系数(TC)3 增益误差 增益误差温度系数(TC)3 满量程误差 满量程误差温度系数(TC)3 输出特性3 电流环路顺从电压 输出电流漂移与时间的关系 阻性负载 感性负载 直流电源抑制比(PSRR) 最小值 0 0 4 16 12 −0.3 −0.13 −0.5 −0.3 −0.024 −0.032 −1 −0.27 −0.12 −0.18 −0.03 −0.22 −0.06 −0.2 −0.1 16 12 −0.15 −0.06 −0.3 −0.1 −0.012 −0.032 −1 −0.1 −0.03 −0.08 −0.05 −0.15 −0.06 典型值 ±0.08 ±0.15 ±0.08 ±16 ±0.006 ±0.012 ±10 ±0.08 ±12 ±0.01 ±0.02 ±0.006 ±3 ±0.003 ±4 ±0.01 ±7 0 最大值 24 20 20 +0.3 +0.13 +0.5 +0.3 +0.024 +0.032 +1 +0.27 +0.12 +0.18 +0.03 +0.22 +0.06 +0.2 +0.1 +0.15 +0.06 +0.3 +0.1 +0.012 +0.032 +1 +0.1 +0.03 +0.08 +0.05 +0.15 +0.06 AVDD − 2.5 50 20 1200 50 1 Rev. E | Page 3 of 32 单位 mA mA mA 测试条件/注释 位 位 % FSR % FSR % FSR % FSR % FSR % FSR LSB % FSR % FSR ppm FSR/°C % FSR % FSR AD5420 AD5410 AD5420 AD5420, TA = 25°C AD5410 AD5410, TA = 25°C AD5420 AD5410 保证单调性 ppm FSR/°C % FSR % FSR ppm FSR/°C 位 位 % FSR % FSR % FSR % FSR % FSR % FSR LSB % FSR % FSR ppm FSR/°C % FSR % FSR ppm FSR/°C % FSR % FSR ppm FSR/°C V ppm FSR ppm FSR Ω mH µA/V TA = 25°C AD5420 AD5420, TA = 25°C AD5410 AD5410, TA = 25°C TA = 25°C 假设理想15 kΩ电阻 AD5420 AD5410 AD5420 AD5420, TA = 25°C AD5410 AD5410, TA = 25°C AD5420 AD5410 保证单调性 TA = 25°C TA = 25°C TA = 25°C 内部RSET，125°C下1000小时后漂移 外部RSET，125°C下1000小时后漂移 TA = 25°C AD5410/AD5420 参数1 输出阻抗 输出电流泄漏 R3电阻值 R3电阻温度系数(TC) IBIAS电流 IBIAS电流温度系数(TC) 基准电压输入/输出 基准电压输入3 基准输入电压 直流输入阻抗 基准电压输出 输出电压 基准电压TC3, 4 输出噪声(0.1 Hz至10 Hz)3 噪声频谱密度3 输出电压漂移与时间的关系3 容性负载3 负载电流3 短路电流3 负载调整率3 数字输入3 输入高电压VIH 输入低电压VIL 输入电流 引脚电容 数字输出3 SDO 输出低电压VOL 输出高电压VOH 高阻抗漏电流 高阻抗输出电容 FAULT 输出低电压VOL 输出低电压VOL 输出高电压VOH 电源要求 AVDD DVCC 输入电压 输出电压 输出负载电流3 短路电流3 AIDD DICC 功耗 1 2 3 4 最小值 36 399 典型值 50 60 40 30 444 30 最大值 44 489 单位 MΩ pA Ω ppm/°C µA ppm/°C 测试条件/注释 输出禁用 TA = 25°C 4.95 25 5 30 5.05 V kΩ 额定性能 4.995 5.000 1.8 18 100 50 600 5 7 95 5.005 10 V ppm/°C µV p-p nV/√Hz ppm nF mA mA ppm/mA TA = 25°C @ 10 kHz 1000小时后漂移，TA = 125°C 符合JEDEC标准 2 0.8 +1 −1 10 0.4 DVCC − 0.5 −1 200 μA吸电流 200 μA源电流 0.4 V V V 10 kΩ上拉电阻接DVCC 2.5 mA负载电流 10 kΩ上拉电阻接DVCC 40 60 V V TSSOP封装 LFCSP封装 5.5 V V mA mA mA mA mA mW mW 内部电源禁用 可采用最高5.5 V电源过驱DVCC +1 0.6 3.6 2.7 每引脚 每引脚 V V µA pF 5 10.8 10.8 V V µA pF 4.5 5 20 3 4 1 144 50 温度范围：−40°C至+85°C，典型值+25°C。 对于0 mA至20 mA和0 mA至24 mA范围，INL采用码256 (AD5420)和码16 (AD5410)测量。 过设计和表征保证，未经生产测试。 片内基准电压源在25°C和85°C进行生产调整和测试；表征温度范围−40°C至+85°C。 Rev. E | Page 4 of 32 输出禁用 输出使能 VIH = DVCC, VIL = GND AVDD = 40 V, IOUT = 0 mA AVDD = 15 V, IOUT = 0 mA AD5410/AD5420 交流工作特性 AVDD = 10.8 V至26.4 V，GND = 0 V，REFIN = 5 V外部基准电压，DVCC = 2.7 V至5.5 V，RLOAD = 300 Ω；除非另有说明，所有规 格在TMIN至TMAX范围。 表2. 参数1 动态性能 输出电流建立时间2 最小值典型值最大值 单位 10 40 −75 AC PSRR 1 2 µs µs dB 测试条件/注释 16 mA步进，至0.1% FSR 16 mA步进，至0.1% FSR，L = 1 mH 200 mV、50 Hz/60 Hz正弦波叠加于电源电压上 通过设计和表征保证，未经生产测试。 数字压摆率控制特性禁用，CAP1 = CAP2 = 开路。 时序特性 AVDD = 10.8 V至26.4 V，GND = 0 V，REFIN = 5 V外部基准电压，DVCC = 2.7 V至5.5 V，RLOAD = 300 Ω；除非另有说明，所有规 格在TMIN至TMAX范围。 表3. 参数1, 2, 3 写入模式 t1 t2 t3 t4 t5 t5 t6 t7 t8 t9 t10 回读模式 t11 t12 t13 t14 t15 t16 t17 t18 t19 t20 菊花链模式 t21 t22 t23 t24 t25 t26 t27 t28 t29 1 2 3 4 TMIN、TMAX时的限值 单位 描述 33 13 13 13 40 5 5 5 40 20 5 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 µs，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 μs，最大值 SCLK周期时间 SCLK低电平时间 SCLK高电平时间 LATCH延迟时间 LATCH高电平时间 对控制寄存器执行一次写操作后的LATCH高电平时间 数据建立时间 数据保持时间 LATCH低电平时间 CLEAR脉冲宽度 CLEAR激活时间 90 40 40 13 40 5 5 40 35 35 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 SCLK周期时间 SCLK低电平时间 SCLK高电平时间 LATCH延迟时间 LATCH高电平时间 数据建立时间 数据保持时间 LATCH低电平时间 串行输出延迟时间(CL SDO = 50 pF)4 LATCH上升沿至SDO三态 90 40 40 13 40 5 5 40 35 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最小值 ns，最大值 SCLK周期时间 SCLK低电平时间 SCLK高电平时间 LATCH延迟时间 LATCH高电平时间 数据建立时间 数据保持时间 LATCH低电平时间 串行输出延迟时间(CL SDO = 50 pF)4 通过表征保证，未经生产测试。 所有输入信号均指定tR = tF = 5 ns(10%到90%的DVCC)并从1.2 V电平起开始计时。 参见图2、图3和图4。 CLSDO = SDO输出端的容性负载。 Rev. E | Page 5 of 32 AD5410/AD5420 t1 SCLK 2 1 24 t2 t3 t4 t5 LATCH t7 t6 SDIN t8 DB23 DB0 t9 CLEAR t10 07027-002 IOUT 图2. 写入模式时序图 t11 SCLK 2 1 2 1 24 t13 t12 t14 8 9 23 22 24 t15 LATCH DB23 DB0 DB23 DB0 NOP CONDITION INPUT WORD SPECIFIES REGISTER TO BE READ t20 t19 X SDO UNDEFINED DATA DB15X FIRST 8 BITS ARE DON’T CARE BITS X DB0 X SELECTED REGISTER DATA CLOCKED OUT 图3. 回读模式时序图 t21 SCLK 2 1 26 25 24 48 t22 t23 t24 t25 LATCH t27 t26 SDIN DB0 DB23 INPUT WORD FOR DAC N SDO DB23 DB23 t29 DB0 t28 DB0 INPUT WORD FOR DAC N – 1 DB23 UNDEFINED DB0 INPUT WORD FOR DAC N 图4. 菊花链模式时序图 Rev. E | Page 6 of 32 07027-004 SDIN t18 t17 07027-003 t16 AD5410/AD5420 绝对最大额定值 除非另有说明，TA = 25°C。高达80 mA的瞬态电流不会造成 SCR闩锁。 表4. 参数 AVDD至GND DVCC至GND 数字输入至GND 数字输出至GND REFIN、REFOUT至GND IOUT至GND 工作温度范围 工业 存储温度范围 结温(TJ最大值) 24引脚TSSOP_EP封装 热阻θJA 热阻θJC 40引脚LFCSP封装 热阻θJA 热阻θJC 功耗 引脚温度 焊接 ESD(人体模型) 1 2 额定值 −0.3 V至+60 V −0.3 V至+7 V −0.3 V至DVCC + 0.3 V或+7 V (取较小者) −0.3 V至DVCC + 0.3 V或+7 V (取较小者) −0.3 V至+7 V −0.3 V至AVDD 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 −40°C至+85°C 1 −65°C至+150°C 125°C 35°C/W2 9°C/W 33°C/W2 4°C/W (T J最大值 − T A)/θ JA JEDEC工业标准 J-STD-020 2 kV 为使结温低于125°C，必须降低芯片额定功耗。这里假设最大功耗条件为 从AVDD向地提供24 mA电流，片内电流为4 mA。 热阻仿真值基于带散热通孔的JEDEC 2S2P热测试板。参考：JEDEC JESD51 文档。 Rev. E | Page 7 of 32 AD5410/AD5420 NC FAULT 3 22 CAP2 21 CAP1 20 BOOST GND 4 GND 5 CLEAR 6 LATCH AD5410/ AD5420 TOP VIEW (Not to Scale) 7 19 IOUT 18 R3SENSE NC 1 FAULT 2 GND 3 GND 4 CLEAR 5 LATCH 6 SCLK 7 SDIN 8 SDO 9 NC 10 NC 16 DVCC SELECT SDO 10 15 REFIN GND 11 14 REFOUT GND 12 13 RSET TOP VIEW (Not to Scale) NC CAP2 CAP1 BOOST IOUT R3SENSE NC DVCC SELECT NC NC NC GND GND GND GND RSET REFOUT REFIN NC NC SDIN AD5410/AD5420 30 29 28 27 26 25 24 23 22 21 11 12 13 14 15 16 17 18 19 20 17 9 SCLK 8 PIN 1 INDICATOR NOTES 1. NC = NO CONNECT. 2. GROUND REFERENCE CONNECTION. IT IS RECOMMENDED THAT THE EXPOSED PAD BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. NOTES 1. NC = NO CONNECT. 2. GROUND REFERENCE CONNECTION. IT IS RECOMMENDED THAT THE EXPOSED PAD BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE. 07027-053 AVDD 23 40 39 38 37 36 35 34 33 32 31 24 07027-005 GND 1 DVCC 2 NC DVCC NC GND AVDD NC NC NC NC NC 引脚配置和功能描述 图6. LFCSP引脚配置 图5. TSSOP引脚配置 表5. 引脚功能描述 TSSOP引脚编号 1, 4, 5, 12 2 3 LFCSP引脚编号 3, 4, 14, 15, 37 39 2 引脚名称 GND DVCC FAULT 6 5 CLEAR 7 6 LATCH 8 7 SCLK 9 10 8 9 SDIN SDO 11 13 12, 13 16 GND RSET 14 15 16 17 18 23 17, 23 1, 10, 11, 19, 20, 21, 22, 24, 30, 31, 32, 33, 34, 35, 38, 40 REFOUT REFIN DVCC SELECT NC 描述 这些引脚必须接地。 数字电源引脚。电压范围从2.7 V至5.5 V。 故障提醒。当检测到IOUT与GND之间开路或者检测到过温时，该引脚置位低电平。 FAULT引脚为开漏输出，必须通过上拉电阻(典型值10 kΩ)连接到DVCC。 高电平有效输入。置位该引脚时，输出电流设为0 mA或4 mA的初始值，具体 取决于设定的输出范围，即0 mA至20 mA、0 mA至24 mA还是4 mA至20 mA。 对正边沿敏感的锁存。上升沿并行将输入移位寄存器数据载入相关寄存器。如 果是数据寄存器，则也会更新输出电流。 串行时钟输入。数据在SCLK的上升沿逐个输入移位寄存器。工作时钟速度最 高可达30 MHz。 串行数据输入。数据在SCLK的上升沿必须有效。 串行数据输出。在菊花链或回读模式下，该引脚用于从器件逐个输出数据。数 据在SCLK的下降沿逐个输出。参见图3和图4。 接地基准引脚。 可以将一个外部精密、低漂移15 kΩ电流设置电阻连接到该引脚，以改善器件的 整体性能。参见技术规格和AD5410/AD5420特性部分。 内部基准电压输出。TA = 25°C时，VREFOUT = 5 V ± 5 mV。典型温度漂移为1.8 ppm/°C。 外部基准电压输入。针对额定性能，VREFIN = 5 V ± 50 mV。 当该引脚接GND时，内部电源禁用，必须将外部电源接到DVCC引脚。不连接该 引脚时，内部电源使能。参见AD5410/AD5420特性部分。 请勿连接这些引脚。 Rev. E | Page 8 of 32 AD5410/AD5420 TSSOP引脚编号 LFCSP引脚编号 引脚名称 18 25 R3SENSE 19 20 26 27 IOUT BOOST 21 22 28 29 CAP1 CAP2 24 25 (EPAD) 36 41 (EPAD) AVDD 裸露焊盘 描述 在该引脚与BOOST引脚之间测得的电压与输出电流成正比，可以用于监控和反 馈特性。该引脚只应用作电压检测输出；不应从该引脚引出电 流。参见 AD5410/AD5420特性部分。 电流输出引脚。 可选外部晶体管连接。连接外部晶体管可降低AD5410/AD5420的功耗。参见 AD5410/AD5420特性部分。 可选输出滤波电容的连接引脚。参见AD5410/AD5420特性部分。 可选输出滤波电容的连接引脚。参见AD5410/AD5420特性部分。另外，HART 输入连接参见“产品特性”部分。 正模拟电源引脚。电压范围从10.8 V至40 V。 接地基准连接。建议将裸露焊盘与一个铜片形成散热连接，以增强散热性能。 Rev. E | Page 9 of 32 AD5410/AD5420 典型性能参数 0.002 INL ERROR (% FSR) –0.002 –0.004 –0.006 –0.010 0 10,000 20,000 30,000 40,000 CODE 50,000 –0.002 –0.004 –0.006 –0.008 –0.010 –40 60,000 0.6 INL ERROR (% FSR) 0.4 0.2 0 –0.2 –0.4 EXTERNAL RSET INTERNAL RSET EXTERNAL RSET, BOOST TRANSISTOR INTERNAL RSET, BOOST TRANSISTOR –0.6 –0.8 –1.0 0 10,000 20,000 30,000 40,000 CODE –0.001 –0.002 50,000 –0.003 –40 60,000 0.6 0.4 DNL ERROR (LSB) 0.01 –0.01 –0.03 AVDD = 24V TA = 25°C RLOAD = 250Ω –0.09 EXTERNAL RSET INTERNAL RSET EXTERNAL RSET, BOOST TRANSISTOR INTERNAL RSET, BOOST TRANSISTOR –0.15 0 10,000 20,000 30,000 40,000 CODE 50,000 0 20 40 TEMPERATURE (°C) 60 80 AVDD = 24V ALL RANGES INTERNAL AND EXTERNAL RSET 0.2 0 –0.2 –0.4 –0.6 07027-008 TOTAL UNADJUSTED ERROR (% FSR) 1.0 0.8 –0.13 –20 图11. 积分非线性误差与温度的关系(外部RSET ) 0.05 –0.11 AVDD = 24V 0mA TO 24mA RANGE 0 0.03 –0.07 80 0.001 图8. 微分非线性误差与码的关系 –0.05 60 0.002 07027-007 DNL ERROR (LSB) 0.003 AVDD = 24V TA = 25°C RLOAD = 250Ω 0.8 0 20 40 TEMPERATURE (°C) 图10. 积分非线性误差与温度的关系(内部RSET ) 图7. 积分非线性误差与码的关系 1.0 –20 07027-109 –0.008 07027-006 AVDD = 2.4V TA = 25°C RLOAD = 250Ω 0 07027-009 0 AVDD = 24V 0mA TO 24mA RANGE 60,000 图9. 总体非调整误差与码的关系 07027-010 0.002 INL ERROR (% FSR) 0.004 EXTERNAL RSET INTERNAL RSET EXTERNAL RSET, BOOST TRANSISTOR INTERNAL RSET, BOOST TRANSISTOR 0.004 –0.8 –1.0 –40 –20 0 20 40 TEMPERATURE (°C) 60 图12. 微分非线性误差与温度的关系 Rev. E | Page 10 of 32 80 AD5410/AD5420 0.015 AVDD = 24V 0.010 INL ERROR (% FSR) 0 –0.05 –0.10 –0.20 –0.25 –40 4mA TO 0mA TO 0mA TO 4mA TO 0mA TO 0mA TO 20mA INTERNAL RSET 20mA INTERNAL RSET 24mA INTERNAL RSET 20mA EXTERNAL RSET 20mA EXTERNAL RSET 24mA EXTERNAL RSET –20 0 0.005 0 –0.005 –0.010 20 40 TEMPERATURE (°C) 60 –0.015 80 INL ERROR (%FSR) 0 –0.05 –0.10 35 40 4mA TO 0mA TO 0mA TO 4mA TO 0mA TO 0mA TO –20 20mA INTERNAL RSET 20mA INTERNAL RSET 24mA INTERNAL RSET 20mA EXTERNAL RSET 20mA EXTERNAL RSET 24mA EXTERNAL RSET 0 20 0 –0.005 –0.010 –0.015 40 60 –0.020 80 10 15 20 25 AVDD (V) 30 35 40 图17. 积分非线性误差与AVDD 的关系(内部RSET ) 图14. 失调误差与温度的关系 1.0 0.06 AVDD = 24V 0.6 DNL ERROR (LSB) 0.02 0 –0.02 4mA TO 0mA TO 0mA TO 4mA TO 0mA TO 0mA TO –0.06 –0.08 –20 0 20mA INTERNAL RSET 20mA INTERNAL RSET 24mA INTERNAL RSET 20mA EXTERNAL RSET 20mA EXTERNAL RSET 24mA EXTERNAL RSET 20 40 TEMPERATURE (°C) 60 0.4 0.2 0 –0.2 –0.4 –0.6 07027-018 –0.04 TA = 25°C 0mA TO 24mA RANGE 0.8 80 07027-012 0.04 GAIN ERROR (% FSR) 30 0.005 TEMPERATURE (°C) –0.10 –40 25 AVDD (V) TA = 25°C 0mA TO 24mA RANGE 0.010 07027-017 OFFSET ERROR (% FSR) 0.015 AVDD = 24V 0.05 –0.25 –40 20 0.020 0.10 –0.20 15 图16. 积分非线性误差与AVDD 的关系(外部RSET ) 图13. 总体非调整误差与温度的关系 –0.15 10 07027-014 –0.15 TA = 25°C 0mA TO 24mA RANGE 07027-011 0.05 07027-013 TOTAL UNADJUSTED ERROR (%FSR) 0.10 –0.8 –1.0 10 15 20 25 AVDD (V) 30 35 图18. 微分非线性误差与AVDD 的关系(外部RSET ) 图15. 增益误差与温度的关系 Rev. E | Page 11 of 32 40 AD5410/AD5420 2.5 1.0 0.8 TA = 25°C 0mA TO 24mA RANGE 2.0 HEADROOM VOLTAGE (V) 0.4 0.2 0 –0.2 –0.4 1.0 07027-015 –0.8 10 15 20 25 30 35 0 –40 40 AVDD (V) 07027-019 0.5 –0.6 –1.0 1.5 –20 图19. 微分非线性误差与AVDD 的关系(内部RSET ) 0.020 OUTPUT CURRENT (µA) 0.010 0.005 0 –0.005 –0.010 10 15 20 25 30 35 2.5 2.0 1.5 1.0 0.5 0 40 0 100 200 300 TIME (µs) AVDD (V) 图20. 总非调整误差与AVDD 的关系(外部RSET ) 400 500 600 图23. 上电时输出电流与时间的关系 20 0.05 0.03 10 –0.01 –0.03 TA = 25°C 0mA TO 24mA RANGE –0.05 –0.07 –0.09 –0.11 –0.13 10 15 20 25 30 35 40 AVDD (V) AVDD = 24V TA = 25°C RLOAD = 250Ω 0 –10 –20 –30 –40 –50 07027-021 OUTPUT CURRENT (µA) 0.01 07027-032 TOTAL UNADJUSTED ERROR (%FSR) 80 AVDD = 24V TA = 25°C RLOAD = 250Ω 3.0 0.015 –0.15 60 3.5 TA = 25°C 0mA TO 24mA RANGE 07027-016 TOTAL UNADJUSTED ERROR (% FSR) 20 40 TEMPERATURE (°C) 图22. 顺从电压裕量与温度的关系 0.025 –0.015 0 07027-020 DNL ERROR (LSB) 0.6 AVDD = 15V IOUT = 24mA RLOAD = 500Ω 0 0.5 1.0 1.5 2.0 2.5 3.0 TIME (µs) 3.5 4.0 图24. 输出使能时输出电流与时间的关系 图21. 总体非调整误差与AVDD 的关系(内部RSET ) Rev. E | Page 12 of 32 4.5 5.0 AD5410/AD5420 900 TA = 25°C 800 700 AVDD DICC (µA) 600 DVCC = 5V 500 3 400 REFERENCE OUTPUT 300 200 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 LOGIC VOLTAGE (V) 4.0 4.5 07027-025 0 1 07027-022 DVCC = 3V 100 CH1 2.00V CH3 5.00V 5.0 图25. DICC 与逻辑输入电压的关系 M200µs CH3 2.1V LINE 1.8V 图28. 基准电压开启瞬态响应 5.0 TA = 25°C IOUT = 0mA 4.5 4.0 AIDD (mA) 3.5 3.0 2.5 1 2.0 1.5 07027-023 0.5 0 07027-026 1.0 10 15 20 25 AVDD (V) 30 35 CH1 2µV 40 图29. 基准源噪声(0.1 Hz至10 Hz带宽) 图26. AIDD 与AVDD 的关系 9 TA = 25°C 7 6 5 1 4 3 1 0 –21 07027-027 2 07027-024 DVCC OUTPUT VOLTAGE (V) 8 M2.00s –19 –17 –15 –13 –11 –9 –7 –5 LOAD CURRENT (mA) –3 –1 CH1 20µV 1 图27. DVCC 输出电压与负载电流的关系 M2.00s LINE 图30. 基准源噪声(100 kHz带宽) Rev. E | Page 13 of 32 0V AD5410/AD5420 70 5.0005 40 30 20 TA = 25°C AVDD = 40V OUTPUT DISABLED 10 07027-028 0 0 5 10 15 20 25 30 35 COMPLIANCE VOLTAGE (V) 40 4.9995 4.9990 4.9985 4.9980 4.9975 4.9970 4.9965 07027-031 REFERENCE OUTPUT VOLTAGE (V) LEAKAGE CURRENT (pA) 50 –10 TA = 25°C AVDD = 24V 5.0000 60 4.9960 4.9955 45 0 1 图31. 输出漏电流与顺从电压的关系 OUTPUT CURRENT (µA) 5.000 4.999 4.998 8 9 10 0 –10 –20 0 20 40 TEMPERATURE (°C) 60 80 –30 07027-049 –20 4.997 –40 0 2 4 图32. 基准输出电压与温度的关系 6 8 10 12 TIME (µs) 14 16 18 20 图35. 数模转换毛刺 45 25 AVDD = 24V 40 20 OUTPUT CURRENT (mA) 35 30 25 20 15 10 TA = 25°C AVDD = 24V RLOAD = 300Ω 15 10 0 1 2 3 4 5 6 7 8 TEMPERATURE COEFFICIENT (ppm/°C) 9 0 –1 10 07027-134 5 5 07027-030 POPULATION (%) 7 0x8000 TO 0x7FFF 0x7FFF TO 0x8000 AVDD = 24V TA = 25°C RLOAD = 250Ω 20 07027-029 REFERENCE OUTPUT VOLTAGE (V) 30 50 DEVICES SHOWN AVDD = 24V 5.001 0 3 4 5 6 LOAD CURRENT (mA) 图34. 基准输出电压与负载电流的关系 5.003 5.002 2 0 1 2 3 4 TIME (µs) 5 6 图36. 4 mA至20 mA输出电流步进 图33. 基准电压温度系数直方图 Rev. E | Page 14 of 32 7 8 AD5410/AD5420 术语 相对精度或积分非线性(INL) 对于DAC，相对精度或积分非线性(INL)是指DAC输出与 通过DAC端点的传递函数直线之间的最大偏差，用满量程 范围的百分比表示(% FSR)。图7给出了典型的INL与码的关 系图。 差分非线性(DNL) 差分非线性(DNL)是指任意两个相邻码之间所测得变化值 与理想的1 LSB变化值之间的差异。最大±1 LSB的额定微分 非线性可确保单调性。本DAC通过设计保证单调性。图8 给出了典型的DNL与码的关系图。 总非调整误差(TUE) 总非调整误差(TUE)衡量包括所有误差在内的总输出误差， 即INL误差、失调误差、增量误差以及在电源电压和温度 范围内的输出漂移，用满量程范围的百分比表示(% FSR)。 图9给出了典型的TUE与码的关系图。 增益误差温度系数(TC) 增益误差TC衡量增益误差随温度的变化，用ppm FSR/°C 表示。 电流环路顺从电压 电流环路顺从电压是指输出电流与编程值相等情况下IOUT 引脚的最大电压。 电源抑制比(PSRR) PSRR表示电源电压变化对DAC输出的影响大小。 基准电压源温度系数(TC) 基准电压源TC衡量基准输出电压随温度的变化。它利用黑 盒法计算，即将TC定义为基准输出在给定温度范围内的最 大变化，用ppm/°C表示；计算公式如下：  V REFmax − V REFmin  6 TC =   × 10 V × TempRange   REFnom 单调性 如果一个DAC的模拟输出随着数字输入码的增加而增加， 或者保持不变，则该DAC是单调的。AD5410/AD5420在整 个工作温度范围内是单调的。 其中： VREFmax表示在整个温度范围内测得的最大基准输出。 VREFmin表示在整个温度范围内测得的最小基准输出。 VREFnom表示标称基准输出电压5 V。 TempRange表示额定温度范围−40°C至+85°C。 满量程误差 满量程误差衡量将满量程码载入DAC数据寄存器时的输出 误差。理想情况下，输出应为满量程 − 1 LSB。该误差表示 为满量程范围的百分比(% FSR)。 基准负载调整率 负载调整率衡量负载电流一定变化所引起的基准输出电压 变化，用ppm/mA表示。 满量程误差温度系数(TC) 满 量 程 误 差 TC衡 量 满 量 程 误 差 随 温 度 的 变 化 ， 用 ppm FSR/°C表示。 增益误差 增益误差是衡量DAC量程误差的指标。它是指DAC传递特 性的斜率与理想值之间的偏差，用满量程范围的百分比表 示(% FSR)。图15给出了增益误差与温度的关系图。 Rev. E | Page 15 of 32 AD5410/AD5420 工作原理 AD5410/AD5420是精密数字电流环路输出转换器，专为满 足工业过程控制应用的需求而设计。它们为产生电流环路 输出提供了一种高精度、全集成、低成本的单芯片解决方 案。可用电流输出范围为0 mA至20 mA、0 mA至24 mA和4 mA 至20 mA。所需的输出配置可由用户通过控制寄存器选择。 架构 AD5410/AD5420的DAC内核架构由2个匹配的DAC部分组 成。图37给出了简化电路图。12位或16位数据字的4个MSB 经解码后，驱动15个开关(E1至E15)。每个开关都将15个匹 配电阻中的一个与地或基准电压缓冲输出相连。数据字的 其余8/12位驱动8/12位电压模式R-2R梯形网络的开关S0至 S7或开关S0至S11。 2R VREFIN 2R 2R 2R 2R 2R 2R S0 S1 S7/S11 E1 E2 E15 8-/12-BIT R-2R LADDER FOUR MSBs DECODED INTO 15 EQUAL SEGMENTS 07027-033 VOUT 图37. DAC梯形结构 DAC内核的电压输出转换为电流(见图38)，然后镜像至供 电轨，这样在该应用中，将只出现一个相对于地的电流源 输出。 AVDD R2 R3 T2 A2 A1 RSET 独立操作 串行接口既可配合连续SCLK工作，也可配合非连续SCLK 工作。要使用连续SCLK源，必须在输入正确数量的数据位 之后，将LATCH置为高电平。在选通时钟模式下，必须使 用一个含有该确切数量时钟周期的突发脉冲时钟，并且 LATCH必须在最后时钟之后变为高电平，以锁存数据。输 入数据字MSB的SCLK第一个上升沿标志着写入周期的开 始。LATCH变为高电平之前，必须将正好24个上升时钟沿 施加于SCLK。如果LATCH在第24个SCLK上升沿之前变为 高电平，则写入的数据无效。如果在LATCH变为高电平之 前施加了24个以上的SCLK上升沿，输入数据同样无效。 表6. 输入移位寄存器格式 MSB DB23至DB16 地址字节 LSB DB15至DB0 数据字 表7. 地址字节功能 地址字节 00000000 00000001 00000010 01010101 01010110 功能 无操作(NOP) 数据寄存器 按照读取地址(见表8)回读寄存器值 控制寄存器 复位寄存器 菊花链操作 IOUT T1 07027-034 12-/16-BIT DAC 的上升沿逐个输入。输入移位寄存器由8个地址位和16个 数据位组成，如表6所示。该24位字在LATCH的上升沿无 条件地被锁存。无论LATCH为何状态，数据都会持续逐个 输入。在LATCH的上升沿，输入移位寄存器中存在的数据 被锁存；也就是说，在LATCH上升沿之前待输入的最后24 位就是锁存的数据。图2给出了这种操作的时序图。 图38. 电压电流转换电路 串行接口 AD5410/AD5420通过多功能三线式串行接口进行控制，能够 以最高30 MHz的时钟速率工作，兼容SPI、QSPI、MICROWIRE和DSP标准。 输入移位寄存器 输入移位寄存器为24位宽。在串行时钟输入SCLK的控制下， 数据作为24位字以MSB优先的方式载入器件。数据在SCLK 对于含有多个器件的系统，可以用SDO引脚将多个器件以 菊花链形式相连，如图39所示。菊花链模式有助于系统诊 断和减少串行接口线的数量。将控制寄存器中的DCEN位 置1，可使能菊花链模式。输入数据字MSB的SCLK第一个 上升沿标志着写入周期的开始。SCLK连续施加于输入移位 寄存器。如果施加24个以上的时钟脉冲，数据将溢出输入 移位寄存器，而出现在SDO线上。在前一个SCLK下降沿输 出的此数据在SCLK上升沿有效。将第一个器件的SDO连接 到菊花链中下一个器件的SDIN输入，可构建一个多器件接 口。系统中的每个器件都需要24个时钟脉冲，因此总时钟 周期数必须等于24 × N，其中N为菊花链中的AD5410/AD5420 器件总数。当对所有器件的串行传输结束时，LATCH变为 高电平，从而锁存菊花链中每个器件的输入数据。串行时 钟可以是连续时钟或选通时钟。 Rev. E | Page 16 of 32 AD5410/AD5420 要使用连续SCLK源，必须在施加正确数量的时钟周期之 后，将LATCH置为高电平。在选通时钟模式下，必须使用 一个含有该确切数量时钟周期的突发脉冲时钟，并且 LATCH必须在最后时钟之后变为高电平，以锁存数据。时 序图参见图4。 AD5410/ AD5420* CONTROLLER DATA OUT SDIN SERIAL CLOCK SCLK CONTROL OUT LATCH DATA IN 回读操作 写入输入移位寄存器时，按照表9和表8所示设置地址字节 和读取地址，可激活回读模式。对AD5410/AD5420的下一 个写操作应为NOP命令，以输出之前寻址的寄存器中的数 据，如图3所示。SDO引脚默认禁用。确定读操作所用的 AD5410/AD5420寄存器地址之后，LATCH上升沿使能SDO 引脚，并等待输出数据。数据在SDO上输出之后，LATCH 上升沿再次禁用(三态)SDO引脚。例如，要回读数据寄存 器，应当实施如下的操作序列： 1. 将0x020001写入AD5410/AD5420输入移位寄存器。这将 把器件配置为读取模式，以读取所选的数据寄存器。 2. 然后执行第二个写操作，写入NOP条件0x000000。在该 写操作期间，数据寄存器中的数据在SDO线上输出。 SDO SDIN AD5410/ AD5420* 表8. 读取地址解码 SCLK 读取地址 00 01 10 LATCH SDO 功能 读取状态寄存器 读取数据寄存器 读取控制寄存器 SDIN AD5410/ AD5420* SCLK LATCH *ADDITIONAL PINS OMITTED FOR CLARITY. 07027-035 SDO 图39. AD5410/AD5420的菊花链连接 表9. 读操作的输入移位寄存器内容 MSB DB23 0 1 DB22 0 DB21 0 DB20 0 DB19 0 DB18 0 DB17 1 DB16 0 x = 无关。 Rev. E | Page 17 of 32 DB15 to DB2 X1 LSB DB1 DB0 读取地址 AD5410/AD5420 POWER-ON SOFTWARE RESET CONTROL REGISTER WRITE (ONE WRITE COMMAND) • SELECT RSET EXTERNAL/INTERNAL • SET THE REQUIRED RANGE • CONFIGURE THE SLEW RATE CONTROL (IF REQUIRED) • CONFIGURE DAISY CHAIN MODE (IF REQUIRED) • ENABLE THE OUTPUT CONTROL REGISTER WRITE • DISABLE OUTPUT DATA REGISTER WRITE RSET CONFIGURATION CHANGE RANGE CHANGE 图40. 正确写入/使能输出的编程序列 Rev. E | Page 18 of 32 07027-300 • WRITE REQUIRED CODE TO DATA REGISTER AD5410/AD5420 上电状态 数据寄存器 AD5410/AD5420上电时，上电复位电路确保所有寄存器均 加载零码。因此，输出禁用(三态)。另外，在上电时还会 读取内部校准寄存器，并将数据施加于内部校准电路。当 DVCC电源上电触发读取事件时，为确保读操作可靠执行， AVDD电源必须有足够的电压。在AVDD电源之后给DVCC电 源上电可确保这一点。如果DVCC和AVDD同时上电，或者内 部DVCC使能，则这些电源应以大于500 V/s或24 V/50 ms的 速率上电。如果无法实现这一点，只需在AD5410/AD5420 上电之后发出复位命令，触发上电复位事件，以便读取校 准寄存器并确保AD5410/AD5420达到指定性能。 将输入移位寄存器的地址字节设置为0x01可寻址数据寄存 器。待写入数据寄存器的数据输入DB15至DB4 (AD5410)或 DB15至DB0 (AD5420)，如表12和表13所示。 控制寄存器 将输入移位寄存器的地址字节设置为0x55可寻址控制寄存 器。待写入控制寄存器的数据输入DB15至DB0，如表14所 示。控制寄存器各位的功能如表10所述。 表10. 控制寄存器位功能 位 REXT 传递函数 描述 此位置1将选择外部电流设置电阻。详情参见 AD5410/AD5420特性部分。使用外部电流设置 电阻时，建议仅在设置OUTEN位的同时设置 REXT。或者，也可以在设置OUTEN位之前设 置REXT，但必须在使能输出的写操作中更改 范围(参见表11)。最佳做法请参见图40。 输出使能。此位必须置1才能使能输出。 数字压摆率控制。参见AD5410/AD5420特性部分。 数字压摆率控制。参见AD5410/AD5420特性部分。 数字压摆率控制使能。 菊花链使能。 输出范围选择。参见表11。 针对0 mA至20 mA、0 mA至24 mA和4 mA至20 mA电流输 出范围，输出电流分别表示为：  20 mA  IOUT =  N  × D  2  OUTEN SR时钟 SR步进 SREN DCEN R2, R1, R0  24 mA  IOUT =  N  × D  2   16 mA  IOUT =  N  × D + 4 mA  2  表11. 输出范围选项 其中： D是载入DAC的代码的十进制等效值。N为DAC的位分辨率。 R2 1 1 1 R1 0 1 1 R0 1 0 1 输出范围选择 4 mA至20 mA电流范围 0 mA至20 mA电流范围 0 mA至24 mA电流范围 表12. AD5410数据寄存器编程 MSB DB15 1 DB14 DB13 DB12 DB11 DB10 12位数据字 DB9 DB8 DB7 DB6 DB5 DB4 DB3 X1 DB2 X1 DB1 X1 LSB DB0 X1 DB11 DB9 DB8 16位数据字 DB7 DB6 DB5 DB4 DB3 DB2 DB1 LSB DB0 x = 无关。 表13. AD5420数据寄存器编程 MSB DB15 DB14 DB13 DB12 DB10 表14. 控制寄存器编程 MSB DB15 0 DB14 0 DB13 REXT DB12 OUTEN DB11 DB10 DB9 SR时钟 DB8 Rev. E | Page 19 of 32 DB7 DB6 DB5 SR步进 DB4 SREN DB3 DCEN DB2 R2 DB1 R1 LSB DB0 R0 AD5410/AD5420 复位寄存器 表15. 状态寄存器位功能位 将输入移位寄存器的地址字节设置为0x56可寻址复位寄存 器。复位寄存器含有一个复位位DB0，如表16所示。将逻 辑高电平写入此位可执行复位操作，使器件恢复到上电 状态。 位 IOUT故障 压摆有效 描述 如果IOUT引脚上检测到故障，该位置1。 当输出有压摆时(压摆率控制使能)， 该位置1。 当AD5410/AD5420内核温度超过约150°C时， 该位置1。 过温 状态寄存器 状态寄存器是一个只读寄存器，其各位的功能如表15和 表17所示。 表16. 复位寄存器编程 MSB DB15 DB14 DB13 DB12 DB11 DB10 DB9 保留 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 LSB DB0 复位 表17. 状态寄存器解码 MSB DB15 LSB DB14 DB13 DB12 DB11 DB10 DB9 保留 DB8 DB7 DB6 Rev. E | Page 20 of 32 DB5 DB4 DB3 DB2 IOUT故障 DB1 压摆有效 DB0 过温 AD5410/AD5420 AD5410/AD5420特性 故障报警 外部电流设置电阻 AD5410/AD5420配有一个FAULT引脚，它是一个开漏输出， 允许多个AD5410/AD5420器件一起连接到一个上拉电阻， 以进行全局故障检测。下列任何一种情况都会使FAULT引脚 强制有效： 图38中，RSET是一个内部检测电阻，构成电压电流转换电 路的一部分。输出电流在温度范围内的稳定性取决于RSET 值的稳定性。AD5410/AD5420的RSET引脚与地之间可以连 接一个15 kΩ外部精密低漂移电阻，以改善器件的整体性能。 外部电阻通过控制寄存器进行选择，参见表14。 • 由于存在开环电路或电源电压不足，IOUT上的电压试图 上升至顺从电压之上。IOUT电流由PMOS晶体管和内部 放大器控制，如图38所示。产生故障输出的内部电路避 免使用具有窗口限值的比较器，因为这样需要在FAULT 输出变为有效之前产生一个实际的输出错误。相反，该 信号是在输出级中的内部放大器的剩余驱动能力小于约 1 V时(当输出PMOS晶体管的栅极接近地时)产生。因此， FAULT输出在快达到顺从电压限值之前激活。由于是在 输出放大器的反馈环路内部进行比较的，因此其开环增 益可保持输出精度不变，并且在FAULT输出变为有效之 前不会发生输出错误。 • AD5410/AD5420的内核温度超过约150°C。 状态寄存器的I OUT 故障位和过温位与FAULT引脚一同使 用，以告知用户何种故障条件导致FAULT引脚置位。参见 表17和表15。 异步清零(CLEAR) CLEAR为高电平有效清零，输出电流清零至编程范围的底 部。要完成该操作，CLEAR必须保证在超过最短时间条件 下(见图2)保持高电平。当CLEAR信号返回低电平时，输出 仍然为清零值。发送脉冲使LATCH信号变为低电平而不输 入任何数据，可恢复预清零值。在CLEAR引脚返回低电平 之前，无法写入新值。 数字电源 DVCC引脚默认采用2.7 V至5.5 V电源供电。但是，也可以将 内部4.5 V电源经由DVCC SELECT引脚输出到DVCC引脚，以 用作系统中其它器件的数字电源，或者用作上拉电阻的端 电极。这样做的好处是使数字电源不必跨越隔离栅。使 DVCC SELECT引脚处于未连接状态，便可使能内部电源。 若要禁用内部电源，DVCC SELECT应连接到0 V。DVCC可以 提供最高5 mA的电流。负载调整图参见图27。 外部增强功能 增加一个外部增强晶体管，如图41所示，可减小片内输出 晶体管(由外部电路的电流增益驱动)中的电流，从而降低 AD5410/AD5420的功耗。可以使用击穿电压BVCEO大于40 V 的分立NPN型晶体管。外部增强能力使得AD5410/AD5420 能够用在电源电压、负载电流和温度范围的极值条件下。 增强晶体管也可以减小温度所引起的漂移量，使片内基准 电压源的温度漂移降至最小，改善漂移和线性性能。 MJD31C OR 2N3053 BOOST AD5410/ AD5420 IOUT AD5410/AD5420内置一个集成+5 V基准电压源，初始精度 最大值为±5 mV，温度漂移系数最大值为10 ppm/°C。该基 准电压源带缓冲，可供外部使用，用于系统内的其它地方。 关于该集成基准源的负载调整图，请参见图34。 Rev. E | Page 21 of 32 0.022µF 图41. 外部增强配置 RL 07027-036 1kΩ 内部基准电压源 AD5410/AD5420 AVDD C2 OUTPUT 07027-200 CAP2 HART MODEM C1 图42. 耦合HART信号 确定电容的绝对值时，要确保调制解调器的FSK输出无失 真通过。因此，调制解调器信号输出端的信号的带宽必须 通过1200 Hz和2200 Hz频率。推荐值为：C1 = 2.2 nF，C2 = 22 nF。为了达到HART的模拟变化速率要求，必须以数字方 式控制输出的压摆率。 数字压摆率控制 AD5410/AD5420的压摆率控制特性允许用户控制输出电流 的变化速率。压摆率控制特性禁用时，输出电流以大约 16 mA/10 μs的速率变化(见图36)，该速率会随负载条件而变 化。为了降低压摆率，可以使能压摆率控制特性。通过控 制寄存器的SREN位使能该特性(见表14)之后，输出将以两 个参数所定义的一个速率发生数字式步进变化，而不是直 接在两个值之间摆动。这两个参数是SR时钟和SR步进，可 通过控制寄存器进行访问，如表14所示。SR时钟定义数字 压摆的更新速率，SR步进定义输出值在每次更新时的变化 幅度。这两个参数共同定义输出电流的变化速率。表18和 表19列出了SR时钟和SR步步进二者的变化范围。图43显示 了缓升时间10 ms、50 ms和100 ms对应的输出电流变化。 表18. 压摆率更新时钟值 SR时钟 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 更新时钟频率(Hz) 257,730 198,410 152,440 131,580 115,740 69,440 37,590 25,770 20,160 16,030 10,290 8280 6900 5530 4240 3300 表19. 压摆率步进大小选项 SR步进 000 001 010 011 100 101 110 111 AD5410步进大小(LSB) 1/16 1/8 1/4 1/2 1 2 4 8 25 AD5420步进大小(LSB) 1 2 4 8 16 32 64 128 TA = 25°C AVDD = 24V RLOAD = 300Ω 20 15 10 5 0 –10 10ms RAMP, SR CLOCK = 0x1, SR STEP = 0x5 50ms RAMP, SR CLOCK = 0xA, SR STEP = 0x7 100ms RAMP, SR CLOCK = 0x8, SR STEP = 0x5 0 10 20 30 40 50 60 TIME (ms) 70 80 90 100 110 图43. 数字压摆率控制特性控制之下的输出电流压摆情况 Rev. E | Page 22 of 32 07027-139 AD5410/AD54120包含一个CAP2引脚，可以将HART信号 耦合到该引脚。HART信号出现在电流输出端(如果该输出 已使能)。为了获得1 mA峰峰值电流，CAP2引脚处的信号幅 度必须为48 mV峰峰值。假定调制解调器的输出幅度为500 mV 峰峰值，则其输出必须经过500/48 = 10.42倍衰减。如果使 用此电压，电流输出应符合HART幅度要求。图42所示为 衰减和耦合HART信号的推荐电路。 OUTPUT CURRENT (mA) HART通信 AD5410/AD5420 输出电流在给定输出范围内压摆所需的时间可以用下式 表示： 压摆时间 = (1) 输出变化 步进大小 × 更新时钟频率 × LSB大小 其中： “压摆时间”单位为秒。 “输出变化”单位为安培。 当压摆率控制特性使能时，所有输出变化以设定的压摆率 变化。如果CLEAR引脚置位，输出以设定的压摆率压摆至 零电平值。对控制寄存器执行一个写操作可以使输出暂停 在其当前值。若要避免输出压摆暂停，可以在写入 AD5410/AD5420的任何寄存器之前读取压摆有效位，检查 压摆是否已完成(见表17)。任意给定值的更新时钟频率对 所有输出范围都是相同的。不过，对于给定的步进大小 值，步进大小则随输出范围而有所不同，因为各输出范围 所对应的LSB大小是不同的。表20显示了任意输出范围的 满量程变化所对应的可编程压摆时间范围。表20中的值是 根据公式1得出的。数字压摆率控制特性导致电流输出形 成阶梯状，如图47所示。图47还显示，将电容连接到CAP1 和CAP2引脚可以消除该阶梯形状，详见IOUT滤波电容部分。 表20. 任意输出范围的满量程变化所对应的可编程压摆时间值(单位为秒) 更新时钟频率(Hz) 257,730 198,410 152,440 131,580 115,740 69,440 37,590 25,770 20,160 16,030 10,290 8280 6900 5530 4240 3300 1 0.25 0.33 0.43 0.50 0.57 0.9 1.7 2.5 3.3 4.1 6.4 7.9 9.5 12 15 20 2 0.13 0.17 0.21 0.25 0.28 0.47 0.87 1.3 1.6 2.0 3.2 4.0 4.8 5.9 7.7 9.9 4 0.06 0.08 0.11 0.12 0.14 0.24 0.44 0.64 0.81 1.0 1.6 2.0 2.4 3.0 3.9 5.0 Rev. E | Page 23 of 32 步进大小(LSB) 8 16 0.03 0.016 0.04 0.021 0.05 0.027 0.06 0.031 0.07 0.035 0.12 0.06 0.22 0.11 0.32 0.16 0.41 0.20 0.51 0.26 0.80 0.40 1.0 0.49 1.2 0.59 1.5 0.74 1.9 0.97 2.5 1.24 32 0.008 0.010 0.013 0.016 0.018 0.03 0.05 0.08 0.10 0.13 0.20 0.25 0.30 0.37 0.48 0.62 64 0.004 0.005 0.007 0.008 0.009 0.015 0.03 0.04 0.05 0.06 0.10 0.12 0.15 0.19 0.24 0.31 128 0.0020 0.0026 0.0034 0.0039 0.0044 0.007 0.014 0.020 0.025 0.03 0.05 0.06 0.07 0.09 0.12 0.16 AD5410/AD5420 IOUT滤波电容 6.8 OUTPUT CURRENT (mA) AVDD C1 AVDD GND C2 CAP1 CAP2 IOUT 这些电容在电流输出电路上形成一个滤波器，如图45所示， 可降低带宽和输出电流的压摆率。图46显示这些电容对输 出电流压摆率的影响。为使变化率显著降低，需要非常大 的电容，这对某些应用可能不适合。此时应使用数字压摆率 控制特性。这些电容可以配合数字压摆率控制特性使用， 从而消除数字码递增所引起的阶梯形状，如图47所示。 C1 C2 AVDD CAP2 6.5 6.4 6.3 6.1 –1 图44. IOUT 滤波电容 CAP1 6.6 07027-038 RSET 2 3 4 TIME (ms) 5 6 VR 3 − I BIAS R3 (2) = AVDD RMETAL 25 R3 40Ω R3SENSE BOOST IOUT TA = 25°C AVDD = 24V RLOAD = 300Ω IBIAS 5 0 –0.5 0 0.5 1.0 1.5 2.0 TIME (ms) 444µA 07027-050 10 图48. 电流输出电路的结构 07027-142 OUTPUT CURRENT (mA) 20 NO CAPACITOR 10nF ON CAP1 10nF ON CAP2 47nF ON CAP1 47nF ON CAP2 2.5 3.0 3.5 8 其中： VR3是R3上的压降，在R3SENSE与BOOST引脚之间测得。 IBIAS是R3中的恒定偏置电流，典型值为444 μA。 R3是电阻R3的电阻值，典型值为40 Ω。 图45. IOUT 滤波电路 15 7 为了反馈或监控输出电流值，可以在IOUT输出引脚上串联 一个检测电阻，并测量该电阻上的压降。这不仅需要添加 一个元件，而且会提高所需的顺从电压。另一种替代方法 是 使 用 已 有 电 阻 。 R3就 是 这 样 一 个 电 阻 ， 它 位 于 AD5410/AD5420内 部 ， 如 图 48所 示 。 测 量 出 R3 SENSE 与 BOOST引脚之间的电压之后，便可以通过下式计算输出电 流值： I OUT IOUT 1 输出电流的反馈和监控 BOOST 12.5kΩ 0 图47. 消除数字压摆率控制特性所导致的阶梯形状 40Ω 4kΩ DAC NO EXTERNAL CAPS 10nF ON CAP1 10nF ON CAP2 6.2 07027-037 AD5410/ AD5420 TA = 25°C AVDD = 24V RLOAD = 300 6.7 07027-043 CAP1与AV DD及CAP2与AV DD之间可以放置电容，如图44 所示。 4.0 图46. CAP1和CAP2引脚上连接外部电容时， 压摆控制的4 mA至20 mA输出电流步进变化 Rev. E | Page 24 of 32 AD5410/AD5420 R3和IBIAS均具有±10%的容差和30 ppm/°C的温度系数。连接 到R3SENSE而非AVDD，可避免纳入具有较大温度系数的R3内 部金属连接，不致于引起较大误差。图49显示了R3与环境 温度的关系，图52显示了R3与输出电流的关系。 40.98 40.96 IOUT = 12mA R3 = VR3/(12mA + 444µA) 为了消除R3和IBIAS的容差所引起的误差，可以执行双测量 校准，如下例所示： 1. 写入码0x1000，测量IOUT和VR3。本例中，测量结果为： IOUT = 1.47965 mA VR3 = 79.55446 mV 2. 写入码0xF000，再次测量IOUT和VR3。本次测量结果为： IOUT = 22.46754 mA VR3 = 946.39628 mV R3 RESISTANCE ( ) 40.94 40.92 利用该信息和公式2，可以产生两个联立方程，由此即可 计算R3和IBIAS的值： 40.90 40.88 40.86 VR 3 − I BIAS R3 V ⇒ I BIAS = R 3 − I OUT R3 I OUT = 40.84 40.82 40.78 –40 –20 0 20 40 60 AMBIENT TEMPERATURE (°C) 80 100 07027-051 40.80 联立方程1： 图49. R3电阻值与温度的关系 I BIAS = 42.0 TA = 25°C 41.8 R3 = VR3/(IOUT + 444µA) 联立方程2： 41.6 I BIAS = 41.4 R3 = 41.302 Ω and I BIAS = 446.5 A 41.0 40.8 因此，公式2变为： 40.6 I OUT = 40.4 40.2 0 5 10 15 20 IOUT (mA) 25 07027-052 R3 ( ) 0.94639628 − 0.02246754 R3 由这两个方程式可得： 41.2 40.0 0.07955446 − 0.00147965 R3 图50. R3电阻值与输出电流的关系 Rev. E | Page 25 of 32 VR 3 − 446.5µA 41.302 AD5410/AD5420 应用信息 驱动感性或难以确定的负载时，请在IOUT与GND之间连接 一个0.01 μF电容，以确保能够稳定地驱动超过50 mH的负 载。对于电容，没有最大限值规定。负载的容性成分可能 会减慢建立速度。或者，也可以将电容连在CAP1和(或)CAP2 与AVDD之间，以降低电流的压摆率。这种情况下，数字压 摆率控制特性仍可能会用到。 瞬态电压保护 AD5410/AD5420内置ESD保护二极管，可防止器件在一般 工作条件下受损。但是，工业控制环境可能会使I/O电路 遭受高得多的瞬态电压。为了防止过高瞬态电压影响 AD5410/AD5420，可能需要外部功率二极管和浪涌电流限 制电阻，如图51所示。对电阻值的制约条件是：正常工作 期间，IOUT的输出电平必须始终在其电压限值AVDD − 2.5 V 的范围以内，并且两个保护二极管和电阻必须具有适当的 额定功率值。通过瞬态电压抑制器(TVS)或瞬态吸收器可 实现进一步的保护。它包括单向抑制器(防范正高电压瞬态) 和双向抑制器(防范正负高电压瞬态)，可提供各种各样的 隔离和击穿电压额定值。建议将所有现场连接节点均加以 保护。 AVDD AVDD AD5410/ AD5420 IOUT RP AD5410/AD5420的电源线路应采用尽可能宽的走线，以提 供低阻抗路径，并减小电源线路上的毛刺噪声效应。时钟 等快速开关信号应利用数字地屏蔽起来，以免向电路板上 的其它器件辐射噪声，并且绝不应靠近基准输入。SDIN线 路与SCLK线路之间布设接地线路有助于降低二者之间的串 扰(多层电路板上不需要，因为它有独立的接地层，但将线 路分开是有利的)。REFIN线路上的噪声必须降至最低，因 为这种噪声会被耦合至DAC输出。 避免数字信号与模拟信号交叠。电路板相反两侧上的走线 应彼此垂直，这样有助于减小电路板上的馈通效应。微带 线技术是目前的最佳选择，但这种技术对于双面电路板未 必总是可行。采用这种技术时，电路板的元件侧专用于接 地层，信号走线则布设在焊接侧。 电流隔离接口 在许多过程控制应用中，有必要在控制器与受控单元之间 提供一个隔离栅，以保护和隔离控制电路，使之免受可能 出现的危险共模电压影响。ADI公司的iCoupler®系列产品 可提供超过2.5 kV的电压隔离。AD5410/AD5420的串行加载 结构特别适用于隔离接口，因为接口线数量极少。图52显 示了利用ADuM1400所构建的与AD5410/AD5420的4通道隔 离接口。更多信息请访问：www.analog.com/icouplers。 CONTROLLER RL 07027-039 GND 联电阻(ESR)和低有效串联电感(ESI)，如高频时提供低阻 抗接地路径的普通陶瓷型电容，以便处理内部逻辑开关所 引起的瞬态电流。 SERIAL CLOCK OUT VIA SERIAL DATA OUT VIB SYNC OUT VIC CONTROL OUT VID 图51. 输出瞬态电压保护 布局指南 在任何注重精度的电路中，精心考虑电源和接地回路布局 有助于确保达到规定的性能。AD5410/AD5420所在的印刷 电路板(PCB)在设计时应将模拟部分与数字部分分离，并 限制在电路板的特定区域内。如果AD5410/AD5420所在系 统中有多个器件要求AGND至DGND连接，则只能在一个 点上进行连接。星形接地点应尽可能靠近器件。 ADuM1400* ENCODE DECODE ENCODE DECODE ENCODE DECODE ENCODE DECODE *ADDITIONAL PINS OMITTED FOR CLARITY. AD5410/AD5420的每个电源上应有足够大的旁路电容10 µF， 与0.1 µF电容并联，并且尽可能靠近封装，最好是正对着该 器件。10 μF电容为钽珠型电容。0.1 µF电容应具有低有效串 Rev. E | Page 26 of 32 图52. 隔离接口 VOA TO SCLK VOB TO SDIN VOC TO LATCH VOD TO CLEAR 07027-040 驱动感性负载 AD5410/AD5420 2.5 微处理器接口 AD5410/AD5420通过一条串行总线实现与微处理器的接口， 这条总线使用与微控制器和DSP处理器兼容的协议。通信 通道为一个3线(最少)式接口，由时钟信号、数据信号和锁 存信号组成。AD5410/AD5420要求24位数据字，数据在 SCLK上升沿有效。 LFCSP POWER DISSIPATION (W) 2.0 对于所有接口，DAC输出更新都是在LATCH上升沿启动 的。利用回读功能可以读取寄存器的内容。 1.5 TSSOP 1.0 0.5 AD5410/AD5420设计的最大工作结温为125°C，必须确保 器件不在可能引起结温超过此值的条件下工作。如果 AD5410/AD5420采用最大AVDD工作，同时将最大电流(24 mA) 直接驱动到地，则可能使结温超过此值。这种情况下，应 当控制环境温度或者降低AVDD。 0 40 45 50 55 60 65 70 75 AMBIENT TEMPERATURE (°C) 80 85 07027-055 散热和电源考量 图53. 最大功耗与环境温度的关系 65 LFCSP 60 在最大环境温度85°C下，24引脚TSSOP的功耗可达1.14 W， 40引脚LFCSP的功耗可达1.21 W。 SUPPLY VOLTAGE (V) 55 将最大电流24 mA直接驱动到地时(同时增加4 mA的片内电 流)，为了确保结温不超过125°C，必须将AVDD从最大额定 值降低，确保封装需要消耗的功率不超过上述值的功率(见 表21、图53和图54)。 50 45 TSSOP 40 35 25 25 35 45 55 65 AMBIENT TEMPERATURE (°C) 75 85 07027-054 30 图54. 最大电源电压与环境温度的关系 表21. 散热和电源考虑 要点 在环境温度85°C下工作的 最大容许功耗 TSSOP T J max − T A LFCSP = Θ JA 采用40 V/60 V电源供电并 将24 mA直接驱动到地时 的最大容许环境温度 在环境温度85°C下工作并 将24 mA直接驱动到地时 的最大容许电源电压 125 − 85 T J max − T A = 1.14 W = Θ JA 35 ( ) 125 − 85 = 1.21 W 33 ( ) T J max − P D × Θ JA = 125 − 40 × 0.028 × 35 = 86° C T J max − PD × Θ JA = 125 − 60 × 0.028 × 33 = 70° C T J max − T A T J max − T A AI DD × Θ JA = 125 − 85 = 40 V 0.028 × 35 AI DD × Θ JA Rev. E | Page 27 of 32 = 125 − 85 0.028 × 33 = 43 V AD5410/AD5420 供瞬态过压保护。IOUT连接上配有一个24 V TVS，现场电源 输入端则配有一个36 V TVS。为提供进一步保护，IOUT引 脚 与 AV D D 和 GND电 源 引 脚 之 间 连 接 有 钳 位 二 极 管 。 AD5700 HART调制解调器建议采用包含150 kΩ电阻的外部 带通滤波器，这样可以将电流限制在足够低水平，以满足 本质安全要求。这种情况下，输入端具有更高的瞬态电压 保护功能，因此即使是在要求最苛刻的工业环境中，也无 需额外的保护电路。 工业模拟输出应用 许多工业控制应用要求对电流输出信号进行精确控制， AD5410/AD5420非常适合此类应用。图55显示了专门用于 工业控制应用的由AD5410/AD5420组成的输出模块电路设 计。该设计提供电流输出。该设计提供一路支持HART的 电流输出，HART功能由低功耗，小尺寸的HART兼容IC调 制解调器AD5700/AD5700-1实现。AD5700-1内置一个0.5% 精度的振荡器，可以进一步节省空间。从AD5700输出的 HART_OUT信号经过衰减后，交流耦合至AD5420的 CAP2引脚。有关此配置的更多详情请参阅应用笔记 AN-1065。另有一种HART信号与RSET引脚的耦合方式(仅 在使用外部RSET时可用)，具体请参阅电路笔记CN-0270。 无论使用何种配置，AD5700 HART调制解调器输出都能调 制4 mA至20 mA模拟电流，而不会影响该电流的直流电平。 此电路符合HART通信基金会定义的HART物理层规范。 AD5410/AD5420与背板电路之间的隔离由ADuM1400和 ADuM1200 iCoupler数字隔离器提供；关于iCoupler产品的 更多信息，请访问：www.analog.com/icouplers。AD5410/ AD5420内部产生的数字电源为数字隔离器的现场端供电， 因此无需在隔离端现场产生数字电源。AD5410/AD5420的数 字电源输出提供最大5 mA的电流，而ADuM1400和ADuM1200 只需2.8 mA电流，因此足以满足其需求；ADuM1400和 ADuM1200在最高1 MHz的逻辑信号频率下工作。为了减少 所需隔离器的数量，CLEAR等非关键信号可以连到GND和 FAULT，SDO可以不连接，从而只需要隔离三个信号。不 过，这会禁用器件的故障提醒特性。 + 输出模块采用24 V现场电源供电。该电源直接为AVDD供电。 IOUT和现场电源连接上均配有瞬态电压抑制器(TVS)，以提 10µF 0.1µF 24V FIELD SUPPLY SMAJ36CA 36V BACKPLANE SUPPLY 0.1µF ADuM1400 MICROCONTROLLER DIGITAL OUTPUTS UART INTERFACE DIGITAL INTPUTS VDD1 NC VIA VIB VIC VID GND1 GND1 VDD2 VE2 VOA VOB VOC VOD GND2 GND2 VDD2 VOA VOB GND2 VDD1 VIA VIB GND1 C3 10k DVCC DVCC SELECT CAP1 AVDD AD5410/AD5420 CLEAR LATCH SCLK SDIN IOUT IOUT 18Ω 24V SMAJ24CA FAULT SDO CAP2 GND REFOUT REFIN ADuM1200 C1 2.2nF 0.1µF ADuM1402 VDD1 VE1 VIA VIB VOC VOC GND1 GND1 VDD2 VE2 VOA VOB VIC VID GND2 GND2 C2 22nF 0.1µF AVDD VCC TXD RTS RXD CD HART_OUT AD5700/AD5700-1 REF 1.2MΩ AGND DGND ADC_IP 150kΩ 300pF 1.2MΩ 图55. AD5410/AD5420用于工业模拟输出应用 Rev. E | Page 28 of 32 1µF 150pF 07027-048 BACKPLANE INTERFACE 0.1µF FIELD GROUND AD5410/AD5420 外形尺寸 5.02 5.00 4.95 7.90 7.80 7.70 24 13 4.50 4.40 4.30 1 12 6.40 BSC BOTTOM VIEW 1.05 1.00 0.80 1.20 MAX SEATING PLANE 0.10 COPLANARITY 0.65 BSC 8° 0° 0.30 0.19 0.20 0.09 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.75 0.60 0.45 061708-A TOP VIEW 0.15 0.05 3.25 3.20 3.15 EXPOSED PAD (Pins Up) COMPLIANT TO JEDEC STANDARDS MO-153-ADT 图56. 24引脚超薄紧缩小型封装、裸露焊盘[TSSOP_EP] (RE-24) 尺寸单位：mm 6.10 6.00 SQ 5.90 0.60 MAX 0.60 MAX 31 30 5.85 5.75 SQ 5.65 PIN 1 INDICATOR 0.50 BSC 40 1 10 21 20 1.00 0.85 0.80 12° MAX SEATING PLANE 0.80 MAX 0.65 TYP 0.30 0.23 0.18 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 11 0.20 MIN 4.50 REF FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 06-01-2012-D TOP VIEW 4.25 4.10 SQ 3.95 EXPOSED PAD (BOTTOM VIEW) 0.50 0.40 0.30 PIN 1 INDICATOR COMPLIANT TO JEDEC STANDARDS MO-220-VJJD-2 图57. 40引脚LFCSP_VQ封装， 6 mm x 6 mm超薄 (CP-40-1)， 尺寸单位：mm 订购指南 型号1 AD5410AREZ AD5410AREZ-REEL7 AD5410ACPZ-REEL AD5410ACPZ-REEL7 AD5420AREZ AD5420AREZ-REEL7 AD5420ACPZ-REEL AD5420ACPZ-REEL7 EVAL-AD5420EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C 分辨率 12位 12位 12位 12位 16位 16位 16位 16位 总非调整 误差(TUE) 最大值0.3% 最大值0.3% 最大值0.3% 最大值0.3% 最大值0.15% 最大值0.15% 最大值0.15% 最大值0.15% Z = 符合RoHS标准的兼容器件。 Rev. E | Page 29 of 32 封装描述 24引脚 TSSOP_EP 24引脚 TSSOP_EP 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 24引脚 TSSOP_EP 24引脚 TSSOP_EP 40引脚 LFCSP_VQ 40引脚 LFCSP_VQ 评估板 封装选项 RE-24 RE-24 CP-40-1 CP-40-1 RE-24 RE-24 CP-40-1 CP-40-1 AD5410/AD5420 注释 Rev. E | Page 30 of 32 AD5410/AD5420 注释 Rev. E | Page 31 of 32 AD5410/AD5420 注释 ©2009–2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D07027sc-0-3/13(E) Rev. E | Page 32 of 32