AD5372BCPZ

32通道、16/14位、 串行输入、电压输出DAC AD5372/AD5373 2.5 V至5.5 V JEDEC兼容数字电平 数字复位(RESET) 清零至用户定义SIGGNDx的清零功能 DAC输出同步更新 产品特性 32通道DAC，采用64引脚LQFP和64引脚LFCSP封装 AD5372/AD53731保证16/14位单调性 最大输出电压范围：4 × VREF (20 V) 标称输出电压范围：−4 V至+8 V 可提供多种独立的输出电压范围 允许用户可编程失调和增益的系统校准功能 通道分组和寻址特性 热关断功能 DSP/微控制器兼容串行接口 SPI串行接口 应用 自动测试设备(ATE)的电平设置 可变光衰减器(VOA) 光学开关 工业控制系统 仪器仪表 功能框图 VSS LDAC AGND DGND VREF0 n = 16 FOR AD5372 n = 14 FOR AD5373 n 8 A/B SELECT REGISTER n 8 GROUP 0 14 TO MUX 2s n X1 REGISTER n OFS0 REGISTER n OFFSET DAC 0 BUFFER BUFFER n n X2A REGISTER MUX 2 CONTROL REGISTER VDD A/B MUX DVCC X2B REGISTER n DAC 0 REGISTER n OUTPUT BUFFER AND POWERDOWN CONTROL DAC 0 VOUT1 VOUT2 M REGISTER n VOUT0 n VOUT3 C REGISTER VOUT4 VOUT5 SDI n n X1 REGISTER n n X2A REGISTER MUX 2 SYNC n A/B MUX VOUT6 SERIAL INTERFACE X2B REGISTER n DAC 7 REGISTER n OUTPUT BUFFER AND POWERDOWN CONTROL DAC 7 VOUT7 SIGGND0 M REGISTER n SCLK n C REGISTER VREF1 SDO GROUP 1 14 BUSY n 8 n STATE MACHINE OFFSET DAC 1 BUFFER BUFFER n X1 REGISTER n OFS1 REGISTER TO MUX 2s n X2A REGISTER MUX 2 CLR A/B SELECT REGISTER A/B MUX 8 RESET n X2B REGISTER n DAC 0 REGISTER n OUTPUT BUFFER AND POWERDOWN CONTROL DAC 0 VOUT9 VOUT10 M REGISTER n VOUT8 n VOUT11 C REGISTER VOUT12 VOUT13 n n n X2A REGISTER MUX 2 n X1 REGISTER A/B MUX VOUT14 n X2B REGISTER n DAC 7 REGISTER n OUTPUT BUFFER AND POWERDOWN CONTROL DAC 7 VOUT15 SIGGND1 M REGISTER n n C REGISTER GROUP 2 TO GROUP 3 ARE IDENTICAL TO GROUP 1 VREF1 SUPPLIES GROUP 1 TO GROUP 3 SIGGND2 SIGGND3 VOUT16 TO VOUT31 05815-001 AD5372/ AD5373 图1. 1 受美国专利第5,969,657号保护。 Rev. C Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ©2007–2011 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD5372/AD5373 目录 产品特性 .......................................................................................... 1 应用................................................................................................... 1 功能框图 .......................................................................................... 1 修订历史 .......................................................................................... 2 概述................................................................................................... 3 技术规格 .......................................................................................... 4 交流特性..................................................................................... 5 时序特性..................................................................................... 6 绝对最大额定值............................................................................. 9 ESD警告...................................................................................... 9 引脚配置和功能描述 .................................................................. 10 典型工作特性 ............................................................................... 12 术语................................................................................................. 14 工作原理 ........................................................................................ 15 DAC架构................................................................................... 15 通道组 ....................................................................................... 15 A/B寄存器和增益/失调调整................................................ 16 加载DAC................................................................................... 16 失调DAC................................................................................... 16 输出放大器 .............................................................................. 17 传递函数................................................................................... 17 基准电压选择 .......................................................................... 17 校准 ........................................................................................... 18 其它校准................................................................................... 19 复位功能................................................................................... 19 清零功能................................................................................... 19 BUSY 和LDAC功能 ................................................................ 19 掉电模式................................................................................... 20 热关断功能 .............................................................................. 20 Toggle模式................................................................................ 20 串行接口 ........................................................................................ 21 SPI写入模式............................................................................. 21 SPI回读模式............................................................................. 21 寄存器更新速率...................................................................... 21 通道寻址和特殊模式............................................................. 22 特殊功能模式 .......................................................................... 23 应用信息 ........................................................................................ 24 电源去耦................................................................................... 24 上电顺序................................................................................... 24 接口示例................................................................................... 24 外形尺寸 ........................................................................................ 25 订购指南................................................................................... 26 修订历史 更改“绝对最大额定值”部分....................................................... 9 更改“引脚配置和功能描述”部分 ............................................ 10 更改“复位功能”部分.................................................................. 18 2011年7月—修订版B至修订版C 增加64引脚LFCSP封装......................................................... 通篇 更改“特性”部分............................................................................. 1 更改“概述”部分............................................................................. 3 更改表5 ........................................................................................... 9 增加图7；重新排序 ................................................................... 10 更改表6 ......................................................................................... 10 更新“外形尺寸”............................................................................ 24 更改“订购指南”............................................................................ 25 2008年2月—修订版A至修订版B 增加表1 ........................................................................................... 3 更改t10参数 ..................................................................................... 6 增加t23参数 ..................................................................................... 6 更改图4 ........................................................................................... 7 2007年12月—修订版0至修订版A 更改表3 ........................................................................................... 6 更改“AD5373传递函数”部分.................................................... 16 更改“校准”部分........................................................................... 17 更改表8 ......................................................................................... 18 更改“寄存器更新速率”部分..................................................... 20 更改“订购指南”............................................................................ 25 2007年8月—修订版0：初始版 Rev. C | Page 2 of 28 AD5372/AD5373 概述 AD5372/AD5373集 成 了 32个 16/14位 DAC， 采 用 64引 脚 LQFP和LFCSP封装，可提供4倍于基准电压的标称缓冲电 压输出范围。各DAC的增益和失调可以独立进行调整，以 消除误差。为了实现更大的灵活性，这些DAC分为4组， 每组8个DAC。两个失调DAC用于调整各组的输出范围。 第0组通过失调DAC 0进行调整，第1组至第3组通过失调 DAC 1进行调整。 AD5372/AD5373能够可靠地在宽电源电压范围工作：VSS从 −16.5 V至−4.5 V，VDD从9 V至16.5 V。负载电流为1 mA时， 输出放大器的裕量要求为1.4 V。 AD5372/AD5373具有与SPI、QSPI™、MICROWIRE™和DSP 接口标准兼容的高速串行接口，能够处理高达50 MHz的时 钟速度。 DAC寄存器在接收到新数据时更新。通过将LDAC输入拉 低，所有输出可以同步更新。每个通道都具有可编程增益 和失调调整寄存器。 各DAC输出均根据外部SIGGNDx输入进行片内放大和缓 冲。DAC输出也可以通过CLR引脚切换到SIGGNDx。 表1. 高通道数双极性DAC 型号 AD5360 AD5361 AD5362 AD5363 AD5370 AD5371 AD5372 AD5373 AD5378 AD5379 分辨率(位) 16 14 16 14 16 14 16 14 14 14 标称输出范围 4 × VREF (20 V) 4 × VREF (20 V) 4 × VREF (20 V) 4 × VREF (20 V) 4 × VREF (12 V) 4 × VREF (12 V) 4 × VREF (12 V) 4 × VREF (12 V) ±8.75 V ±8.75 V 输出通道数 16 16 8 8 40 40 32 32 32 40 Rev. C | Page 3 of 28 线性误差(LSB) ±4 ±1 ±4 ±1 ±4 ±1 ±4 ±1 ±3 ±3 AD5372/AD5373 技术规格 除非另有说明，DVCC = 2.5 V至5.5 V；VDD = 9 V至16.5 V；VSS = −16.5 V至−8 V；VREF0 = VREF1 = 3 V；AGND = DGND = SIGGNDx = 0 V；CL = 开路；RL = 开路；增益(M)、失调(C)和DAC失调寄存器均为默认值；所有规格均相对于TMIN至TMAX 而言。 表2. AD5372 1 B级 AD53731 B级 16 ±4 ±1 ±10 ±10 0.1 1 1 ±35 5 14 ±1 ±1 ±10 ±10 0.1 1 1 ±35 5 100 100 基准电压输入(VREF0、VREF1)2 VREFx输入电流 VREFx范围 ±10 2/5 ±10 2/5 μA，最大值 V，最小值/ 最大值 每路输入；典型值±30 nA ±2%(额定工作性能) SIGGND输入(SIGGND0至SIGGND3)2 直流输入阻抗 输入范围 50 ±0.5 50 ±0.5 典型值55 kΩ 0.995/1.005 0.995/1.005 kΩ(最小值) V，最小值/ 最大值 最小值/最大值 VSS + 1.4 VDD − 1.4 −4至+8 VSS + 1.4 VDD − 1.4 −4至+8 ILOAD = 1 mA ILOAD = 1 mA 15 ±1 2200 0.5 15 ±1 2200 0.5 V，最小值 V，最大值 V，最小值/ 最大值 mA(最大值) mA(最大值) pF(最大值) Ω(最大值) 1.7 2.0 0.8 ±1 ±20 10 1.7 2.0 0.8 ±1 ±20 10 V，最小值 V，最小值 V，最大值 μA，最大值 μA，最大值 pF(最大值) 0.5 DVCC − 0.5 ±5 10 0.5 DVCC − 0.5 ±5 10 V，最大值 V，最小值 μA，最大值 pF，典型值 参数 精度 分辨率 积分非线性(INL) 差分非线性(DNL) 零刻度误差 满量程误差 增益误差 零电平误差2 满量程误差2 失调DAC的范围误差 VOUTx温度系数 直流串扰2 SIGGNDx增益 输出特性2 输出电压范围 标称输出电压范围 短路电流 负载电流 容性负载 直流输出阻抗 数字输入 输入高电压 输入低电压 输入电流 CLR 高阻抗漏电流 输入电容2 数字输出(SDO、BUSY) 输出低电压 输出高电压(SDO) SDO高阻抗漏电流 高阻抗输出电容2 单位 测试条件/备注2 位 LSB(最大值) LSB(最大值) mV，(最大值) mV，(最大值) % FSR LSB(典型值) LSB(典型值) mV，最大值 ppm FSR/°C (典型值) µV，最大值 通过设计保证整个温度范围内的单调性 校准前 校准前 校准前 校准后 校准后 详情参见失调DAC部分 包括线性、失调和增益漂移 Rev. C | Page 4 of 28 典型值20 μV；测量通道处于中间电平， 所有其它通道发生满量程变化 VOUTx至DVCC、VDD或VSS 符合JEDEC标准 DVCC = 2.5 V至3.6 V DVCC = 3.6 V至5.5 V DVCC = 2.5 V至5.5 V 不包括CLR引脚 吸电流200 μA 源电流200 μA AD5372/AD5373 参数 电源要求 DVCC VDD VSS 电源灵敏度2 ∆满量程/∆VDD ∆满量程/∆VSS ∆满量程/∆DVCC DICC IDD ISS 掉电模式 DICC IDD ISS 功耗(无负载) 结温3 1 2 3 AD5372 1 B级 AD53731 B级 单位 2.5/5.5 9/16.5 −16.5/−4.5 2.5/5.5 9/16.5 −16.5/−4.5 V，最小值/最大值 V，最小值/最大值 V，最小值/最大值 −75 −75 −90 2 16 18 −16 −18 −75 −75 −90 2 16 18 −16 −18 dB，典型值 dB，典型值 dB，典型值 mA(最大值) mA(最大值) mA(最大值) mA(最大值) mA(最大值) 5 35 −35 250 130 5 35 −35 250 130 μA(典型值) μA(典型值) μA(典型值) mW(典型值) °C(最大值) 测试条件/备注2 DVCC = 5.5 V, VIH = DVCC, VIL = GND 输出端无负载，DAC输出 = 0 V 输出端无负载，DAC输出 = 满量程 输出端无负载，DAC输出 = 0 V 输出端无负载，DAC输出 = 满量程 控制寄存器的位0置1 VSS = −8 V, VDD = 9.5 V, DVCC = 2.5 V TJ = TA + PTOTAL × θJA B级温度范围为−40°C至+85°C。典型规格相对于25°C而言。 通过设计和特性保证，但未经生产测试。 θJA表示封装热阻。 交流特性 除非另有说明，DVCC = 2.5 V；VDD = 15 V；VSS = −15 V；VREF0 = VREF1 = 3 V；AGND = DGND = SIGGNDx = 0 V；CL = 200 pF； RL = 10 kΩ；增益(M)、失调(C)和DAC失调寄存器均为默认值；所有规格均相对于TMIN至TMAX而言。 表3. 参数 动态性能1 输出电压建立时间 压摆率 数模转换脉冲干扰 毛刺脉冲峰值幅度 通道间隔离 DAC间串扰 数字串扰 数字馈通 输出噪声频谱密度(10 kHz) 1 B版本 单位 测试条件/注释 20 30 1 5 10 100 10 0.2 0.02 250 μs(典型值) μs(最大值) V/μs(典型值) nV-s(典型值) mV(最大值) dB，典型值 nV-s(典型值) nV-s(典型值) nV-s(典型值) nV/√Hz(典型值) 满量程变化 DAC锁存内容交替变为全0和全1 VREF0、VREF1 = 2 V峰峰值，1 kHz 输入总线对受测DAC输出的影响 VREF0 = VREF1 = 0 V 通过设计和特性保证，但未经生产测试。 Rev. C | Page 5 of 28 AD5372/AD5373 时序特性 除非另有说明，DVCC = 2.5 V至5.5 V；VDD = 9 V至16.5 V；VSS = −16.5 V至−8 V；VREFx = 3 V；AGND = DGND = SIGGNDx = 0 V； CL = 200 pF至GND；RL = 开路；增益(M)、失调(C)和DAC失调寄存器均为默认值；所有规格均相对于TMIN至TMAX而言。 表4. SPI接口 参数1, 2, 3 在TMIN、TMAX的限值 单位 描述 t1 t2 t3 t4 t5 t6 t7 t8 t9 4 t10 t11 t12 t13 t14 t15 t16 t17 t18 t19 t20 t21 t22 5 t23 20 8 8 11 20 10 5 5 42 1/1.5 600 20 10 3 0 3 20/30 140 30 400 270 25 80 ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最小值) ns(最大值) μs(典型值/最大值) ns(最大值) ns(最小值) ns(最小值) µs(最大值) ns(最小值) µs(最大值) μs(典型值/最大值) ns(最大值) ns(最小值) µs(最大值) ns(最小值) ns(最大值) ns(最大值) SCLK周期时间 SCLK高电平时间 SCLK低电平时间 SYNC 下降沿到SCLK下降沿建立时间 最小SYNC高电平时间 24th SCLK下降沿到SYNC上升沿 数据建立时间 数据保持时间 SYNC 上升沿到BUSY下降沿 BUSY 低电平脉冲宽度(单通道更新)；见表9 单通道更新周期时间 SYNC 上升沿到LDAC下降沿 LDAC 低电平脉冲宽度 BUSY 上升沿到DAC输出响应时间 BUSY 上升沿到LDAC下降沿 LDAC 下降沿到DAC输出响应时间 DAC输出建立时间 CLR/RESET 脉冲启动时间 RESET 低电平脉冲宽度 RESET 时间，由BUSY低电平表示 回读模式下SYNC最短高电平时间 SCLK上升沿到SDO有效 RESET 上升沿到BUSY下降沿 3 4 5 通过设计和特性保证，但未经生产测试。 所有输入信号均指定tR = tF = 2 ns(DVCC的10%到90%)并从1.2V电平起开始计时。 参见图4和图5。 t9用图2中的负载电路测量。 t22用图3中的负载电路测量。 200µA DVCC TO OUTPUT PIN RL 2.2k Ω CL 50pF VOL TO OUTPUT PIN IOL VOH (MIN) – VOL (MAX) 2 CL 50pF 200µA IOH 图 3. SDO时序图负载电路 图2. BUSY时序图负载电路 Rev. C | Page 6 of 28 05815-003 2 05815-002 1 AD5372/AD5373 t1 SCLK 1 24 2 t3 t4 SYNC 24 t11 t6 t5 t7 SDI 1 t2 t8 DB0 DB23 t9 t10 BUSY t12 t13 LDAC1 t17 t14 VOUTx1 t15 t13 LDAC2 t17 VOUTx2 t16 CLR t18 VOUTx t19 RESET VOUTx t18 t20 BUSY 05815-004 t23 1 LDAC ACTIVE DURING BUSY. 2 LDAC ACTIVE AFTER BUSY. 图4. SPI写入时序 Rev. C | Page 7 of 28 AD5372/AD5373 t22 SCLK 48 t21 SYNC DB23 DB0 DB23 INPUT WORD SPECIFIES REGISTER TO BE READ DB0 NOP CONDITION DB0 SDO DB23 DB15 SELECTED REGISTER DATA CLOCKED OUT LSB FROM PREVIOUS WRITE 图5. SPI读取时序 OUTPUT VOLTAGE FULL-SCALE ERROR + ZERO-SCALE ERROR 8V ACTUAL TRANSFER FUNCTION IDEAL TRANSFER FUNCTION –4V DAC CODE 16383 ZERO-SCALE ERROR 05815-006 0 图6. DAC传递函数 Rev. C | Page 8 of 28 DB0 05815-005 SDI AD5372/AD5373 绝对最大额定值 除非另有说明，TA = 25℃。60 mA以下的瞬态电流不会造 成SCR闩锁。 表5. 参数 VDD至AGND VSS至AGND DVCC至DGND 数字输入至DGND 数字输出至DGND VREF0、VREF1至AGND VOUT0 - VOUT31至AGND SIGGNDx至AGND AGND至DGND 工作温度范围(TA) 工业(B级) 存储温度范围 结温(TJ max) θJA热阻 64引脚 LFCSP 64引脚 LQFP 回流焊 峰值温度 峰值温度时间 额定值 −0.3 V至+17 V −17 V至+0.3 V −0.3 V至+7 V −0.3 V至DV CC + 0.3 V −0.3 V至DV CC + 0.3 V −0.3 V至+5.5 V VSS − 0.3 V至V DD + 0.3 V −1 V至+1 V −0.3 V至+0.3 V 注意，超出上述绝对最大额定值可能会导致器件永久性 损坏。这只是额定最值，并不能以这些条件或者在任何其 它超出本技术规范操作章节中所示规格的条件下，推断器 件能否正常工作。长期在绝对最大额定值条件下工作会影 响器件的可靠性。 ESD警告 −40°C至+85°C −65°C至+150°C 130°C 25.5°C/W 45.5°C/W 230°C 10秒至40秒 Rev. C | Page 9 of 28 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 AD5372/AD5373 RESET BUSY VOUT27 SIGGND3 VOUT28 VOUT29 VOUT30 VOUT31 NC NC NC NC NC NC NC VDD 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33 AD5372/AD5373 TOP VIEW (Not to Scale) VOUT6 VOUT7 DGND DVCC SCLK SYNC SDI SDO DVCC DGND AGND VOUT24 VOUT25 LDAC VOUT26 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 PIN 1 INDICATOR CLR CLR LDAC VOUT26 VOUT25 VOUT24 AGND DGND DVCC SDO SDI SCLK SYNC DVCC DGND VOUT7 VOUT6 引脚配置和功能描述 VOUT5 VOUT4 SIGGND0 VOUT3 VOUT2 VOUT1 VOUT0 VREF0 VOUT23 VOUT22 VOUT21 VOUT20 VSS VDD SIGGND2 VOUT19 RESET 1 BUSY 2 VOUT27 48 VOUT5 47 VOUT4 3 46 SIGGND0 SIGGND3 4 45 VOUT3 VOUT28 5 44 VOUT2 VOUT29 6 43 VOUT1 VOUT30 7 42 VOUT0 VOUT31 8 41 VREF0 NC 9 40 VOUT23 NC 10 39 VOUT22 NC 11 38 VOUT21 NC 12 37 VOUT20 NC 13 36 VSS NC 14 35 VDD NC 15 34 SIGGND2 VDD 16 33 VOUT19 PIN 1 INDICATOR AD5372/AD5373 TOP VIEW (Not to Scale) NOTES 1. NC = NO CONNECT. 2. THE LEAD FRAME CHIP SCALE PACKAGE (LFCSP) HAS AN EXPOSED PAD ON THE UNDERSIDE. CONNECT THE EXPOSED PAD TO VSS. 05815-007 VOUT18 05815-107 NC = NO CONNECT VOUT17 VOUT16 VOUT15 VOUT14 VOUT13 VOUT12 SIGGND1 VOUT11 VOUT10 VOUT9 NC VOUT8 NC VSS VSS VREF1 NC NC VOUT8 VOUT9 VOUT10 VOUT11 SIGGND1 VOUT12 VOUT13 VOUT14 VOUT15 VOUT16 VOUT17 VOUT18 VREF1 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 图7. 64引脚LFCSP的引脚配置 图8. 64引脚LQFP的引脚配置 表6. 引脚功能描述 引脚编号 0 1 2 42至45、47至50、21至24、 26至33、37至40、60至62、 3、5至8 4 9至15, 19, 20 16, 35 17, 36 引脚名称 EPAD RESET BUSY VOUT0至 VOUT31 描述 裸露焊盘。引脚架构芯片级封装(LFCSP)底部有一个裸露焊盘。裸露焊盘应连接至VSS。 数字复位输入。 数字输入/开漏输出。用作输出时，BUSY为开漏输出。详情参见BUSY和LDAC功能部分。 DAC输出。32个DAC通道的缓冲模拟输出。各模拟输出能够驱动10 kΩ的输出负载至地。 这些放大器的典型输出阻抗为0.5 Ω。 SIGGND3 NC VDD VSS 18 25 34 41 46 51, 58 52, 57 53 54 VREF1 SIGGND1 SIGGND2 VREF0 SIGGND0 DGND DVCC SYNC SCLK 55 SDI DAC 24至DAC 31的参考地。VOUT24至VOUT31参考此电压。 不连接。 正模拟电源；额定电压为9 V至16.5 V。这些引脚应通过0.1 μF陶瓷电容和10 μF电容去耦。 负模拟电源；额定电压为−16.5 V至−8 V。这些引脚应通过0.1 μF陶瓷电容和10 μF电容 去耦。 DAC 8至DAC 31的基准电压输入。此基准电压参考AGND。 DAC 8至DAC 15的参考地。VOUT8至VOUT15参考此电压。 DAC 16至DAC 23的参考地。VOUT16至VOUT23参考此电压。 DAC 0至DAC 7的基准电压输入。此基准电压参考AGND。 DAC 0至DAC 7的参考地。VOUT0至VOUT7参考此电压。 所有数字电路的地。DGND引脚应接到DGND层。 逻辑电源；2.5 V至5.5 V。这些引脚应通过0.1 μF陶瓷电容和10 μF电容去耦。 低电平输入有效。这是串行接口的帧同步信号。 串行时钟输入。数据在SCLK的下降沿逐个输入移位寄存器。此引脚的工作时钟速率 最高达50 MHz。 串行数据输入。数据必须在SCLK的下降沿有效。 Rev. C | Page 10 of 28 AD5372/AD5373 引脚编号 56 引脚名称 SDO 59 63 64 AGND LDAC CLR 描述 串行数据输出。CMOS输出。SDO可用于回读。数据在SCLK的上升沿通过SDO输出， 在SCLK的下降沿有效。 所有模拟电路的地。AGND引脚应接到AGND层。 加载DAC逻辑输入(低电平有效)。详情参见BUSY和LDAC功能部分。 异步清零输入(电平敏感，低电平有效)。详情参见清零功能部分。 Rev. C | Page 11 of 28 AD5372/AD5373 典型性能参数 0.0050 2 0.0025 AMPLITUDE (V) 0 0 –0.0025 05815-008 –1 0 16384 32768 49152 –0.0050 65535 05815-011 INL (LSB) 1 –2 TA = 25°C VSS = –15V VDD = +15V VREFx = +4.096V 0 1 2 DAC CODE 图9. AD5372典型INL图 1.0 VDD = +15V VSS = –15V DVCC = +5V VREFx = +3V 0.5 DNL (LSB) 0 0 –0.5 05815-009 –0.5 0 20 40 –1.0 80 60 05815-012 INL ERROR (LSB) 0.5 0 16384 49152 65535 图13. AD5372典型DNL图 图10. 典型INL误差与温度的关系 0 32768 DAC CODE TEMPERATURE (°C) 600 TA = 25°C VSS = –15V VDD = +15V VREFx = +4.096V OUTPUT NOISE (nV/√Hz) 500 –0.01 400 300 200 –0.02 0 2 4 6 TIME (µs) 8 10 0 05815-013 100 05815-010 AMPLITUDE (V) 5 4 图12. 数字串扰 1.0 –1.0 3 TIME (µs) 0 1 2 3 FREQUENCY (Hz) 图11. LDAC引起的模拟串扰 图14. 输出噪声频谱密度 Rev. C | Page 12 of 28 4 5 AD5372/AD5373 0.50 12 NUMBER OF UNITS DICC (mA) 0.45 DVCC = +5.5V 0.40 VSS = –15V VDD = +15V TA = 25°C 14 VSS = –12V VDD = +12V VREFx = +3V DVCC = +3.6V 0.35 DVCC = +2.5V 10 8 6 4 0.30 –20 0 20 40 60 0 80 05815-016 05815-014 0.25 –40 2 12.6 12.8 TEMPERATURE (°C) 13.2 13.4 图17. IDD 典型分布 图15. DICC 与温度的关系 13.5 14 IDD DVCC = 5V TA = 25°C 12 NUMBER OF UNITS 13.0 12.5 ISS 10 8 6 4 VSS = –12V VDD = +12V VREFx = +3V 11.5 –40 –20 0 20 40 60 80 TEMPERATURE (°C) 图16. IDD /ISS 与温度的关系 2 0 05815-017 12.0 05815-015 IDD/ISS (mA) 13.0 IDD (mA) 0.30 0.35 0.40 DICC (mA) 0.45 图18. DICC 典型分布 Rev. C | Page 13 of 28 0.50 AD5372/AD5373 术语 积分非线性(INL) 积分非线性也被称作端点线性度，是指DAC输出与通过 DAC端点的传递函数直线之间的最大偏差。它是在调整零 电平误差和满量程误差后进行测量，用最低有效位(LSB) 表示。 差分非线性(DNL) 差分非线性是指任意两个相邻编码之间所测得变化值与理 想的1 LSB变化值之间的差异。最大1 LSB的额定差分非线性 可确保单调性。 零刻度误差 零刻度误差指DAC寄存器中加载全0时DAC输出电压的误 差 。 当 通 道 处 于 最 小 值 时 ， 它 衡 量 实 际 VOUT与 理 想 VOUT之间的偏差，用mV表示。零电平误差主要由输出放 大器的失调引起。 满量程误差 满量程误差指DAC寄存器中加载全1时DAC输出电压的误 差 。 当 通 道 处 于 最 大 值 时 ， 它 衡 量 实 际 VOUT与 理 想 VOUT之间的偏差，用mV表示。满量程误差不包括零电平 误差。 增益误差 增益误差指满量程误差与零电平误差之间的差异，用满量 程范围(FSR)的百分比表示。 增益误差 = 满量程误差 − 零电平误差 VOUT温度系数 VOUT温度系数包括线性、失调和增益漂移引起的输出 误差。 直流输出阻抗 直流输出阻抗指有效输出源阻抗，主要是封装引脚电阻。 输出电压建立时间 输出电压建立时间是指对于一个满量程输入变化，DAC输 出建立为指定电平所需的时间量。 数模转换脉冲干扰 数模转换毛刺能量指主编码转换时注入模拟输出的能量， 定义为以nV-s为单位的毛刺面积，通过DAC寄存器数据在 0x7FFF与0x8000 (AD5372)或0x1FFF与0x2000 (AD5373)之间 跳变进行测量。 通道间隔离 通道间隔离指一个DAC的基准输入中出现在采用另一个基 准电压工作的另一个DAC输出端的输入信号比例，用dB表 示，在中间电平进行测量。 DAC间串扰 DAC间串扰指一个转换器的数字变化和随后的模拟输出变 化引起另一个转换器的输出端出现毛刺脉冲，用nV-s表示。 数字串扰 数字串扰定义为一个转换器的DAC寄存器编码变化引起并 传送到另一个转换器输出的毛刺脉冲，用nV-s表示。 数字馈通 当器件未被选择时，器件数字输入端的高频逻辑活动可以 跨越并穿过器件以容性方式耦合，在VOUT引脚上表现为 噪声。它也可以沿电源线和地线耦合。这种噪声就是数字 馈通。 输出噪声频谱密度 输出噪声频谱密度衡量内部产生的随机噪声。随机噪声用 频谱密度(V/√Hz)的方式来表征。测量方法是将所有DAC 加载到中间电平，然后测量输出端的噪声。单位为nV/√Hz。 直流串扰 DAC输出由共用VDD和VSS电源的运算放大器进行缓冲。如 果一个通道中的直流负载电流因为更新而发生变化，这可 能导致一个或多个通道输出发生进一步的直流变化。这种 影响在高负载电流时更为明显，随着负载电流的减小而降 低。如果使用高阻抗负载，这种影响几乎无法估量。为使 直流串扰最小，还提供了多个VDD和VSS引脚。 Rev. C | Page 14 of 28 AD5372/AD5373 工作原理 DAC架构 AD5372/AD5373在单封装中集成32个DAC通道和32个输出 放大器。单个DAC通道的架构由一个16位(AD5372)或14位 (AD5373)电阻串DAC和一个输出缓冲放大器构成。电阻串 部分仅仅是一串接在VREF0或VREF1与AGND之间的等值 电阻。这种架构可保证DAC单调性。载入DAC寄存器的16 位(AD5372)或14位(AD5373)二进制数字代码，决定抽取电 阻串上哪一个节点的电压，以馈入输出放大器。 输出放大器将DAC输出电压乘以4。标称输出范围在3 V基准 电压下为12 V，在5 V基准电压下为20 V。 通道组 AD5372/AD5373的32个DAC通道分为4组，每组8个通道。 第0组的8个DAC从VREF0获得基准电压。第1组至第3组从 VREF1获得基准电压。每组均有自己的信号地引脚。 表7. AD5372/AD5373寄存器 寄存器名称 X1A(组)(通道) X1B(组)(通道) M(组)(通道) C(组)(通道) X2A(组)(通道) 字长(位) 16 (14) 16 (14) 16 (14) 16 (14) 16 (14) X2B(组)(通道) 16 (14) DAC(组)(通道) OFS0 OFS1 控制 14 14 3 A/B选择0 8 A/B选择1 8 A/B选择2 8 A/B选择3 8 描述 输入数据寄存器A，每个DAC通道一个。 输入数据寄存器B，每个DAC通道一个。 增益调整寄存器，每个DAC通道一个。 失调调整寄存器，每个DAC通道一个。 输出数据寄存器A，每个DAC通道一个。这些寄存器存储增益和失调调整之后的最终的 校准DAC数据。不能读取或直接写入这些寄存器。 输出数据寄存器B，每个DAC通道一个。这些寄存器存储增益和失调调整之后的最终的 校准DAC数据。不能读取或直接写入这些寄存器。 DAC获取最终输入数据的数据寄存器。DAC寄存器从X2A或X2B寄存器获得更新。不能读 取或直接写入这些寄存器。 失调DAC 0数据寄存器：设置第0组的失调。 失调DAC 1数据寄存器：设置第1组至第3组的失调。 位2 = A/B。 0 = 整体选择X1A输入数据寄存器。 1 = 整体选择X1B输入数据寄存器。 位1 = 使能热关断。 0 = 禁用热关断。 1 = 使能热关断。 位0 = 软件掉电。 0 = 软件上电。 1 = 软件掉电。 此寄存器中的各位决定第0组的DAC是从寄存器X2A还是寄存器X2B(0 = X2A，1 = X2B) 获得数据。 此寄存器中的各位决定第1组的DAC是从寄存器X2A还是寄存器X2B(0 = X2A，1 = X2B) 获得数据。 此寄存器中的各位决定第2组的DAC是从寄存器X2A还是寄存器X2B(0 = X2A，1 = X2B) 获得数据。 此寄存器中的各位决定第3组的DAC是从寄存器X2A还是寄存器X2B(0 = X2A，1 = X2B) 获得数据。 表8. AD5372/AD5373输入寄存器默认值 寄存器名称 X1A, X1B M C OFS0, OFS1 控制 A/B选择0至A/B选择3 AD5373默认值 0x5554 0xFFFF 0x8000 0x1555 0x00 0x00 Rev. C | Page 15 of 28 AD5372默认值 0x1555 0x3FFF 0x2000 0x1555 0x00 0x00 AD5372/AD5373 A/B寄存器和增益/失调调整 加载DAC 每个DAC通道具有7个数据寄存器。根据控制寄存器中A/B 位的设置，实际DAC数据字可以写入X1A或X1B输入寄存 器。如果A/B位为0，数据写入X1A寄存器。如果A/B位为1， 数据写入X1B寄存器。请注意，此位是一个全局控制位， 影响器件中的所有DAC通道。由于无法设置器件的每个通 道，因此有些通道写入X1A寄存器，另一些通道则写入 X1B寄存器。 当各DAC从其X2A或X2B寄存器(取决于A/B选择寄存器的 设置)进行更新时，将LDAC拉低可以同时更新AD5372/ AD5373的所有DAC。用户无法读取或直接写入DAC寄存 器。LDAC可以永久接至低电平，这样只要相应的DAC寄 存器中出现新数据，DAC输出就会更新。 X1B REGISTER X2A REGISTER MUX MUX X2B REGISTER DAC REGISTER DAC C REGISTER 05815-018 M REGISTER 图19. 与各DAC通道相关的数据寄存器 每个DAC通道还有一个增益(M)寄存器和一个失调(C)寄存 器，用于消除整个信号链的增益和失调误差。X1A寄存器 的数据通过数字乘法器和加法器调整处理，后两者受M和 C寄存器的内容控制。校准后的DAC数据存储在X2A寄存 器中。同样，该乘法器和加法器也会对X1B寄存器的数据 进行调整处理，并存储在X2B寄存器中。 虽然图19中显示每个通道都有一个乘法器和加法器符号， 但实际上器件只有一个乘法器和加法器，由所有通道共 用。当几个通道同时更新时，这会影响更新速度，详见寄 存器更新速率部分所述。 除了针对各DAC的增益和失调调整之外，还有两个14位失 调DAC，一个用于第0组，另一个用于第1组至第3组。失 调DAC可以使与之相连的所有DAC的输出范围在一定范围 内偏移。因此，在不违反裕量限制的条件下，可以将第0 组或第1组至第3组的输出范围设置为单极性正范围、单极 性负范围或双极性范围(关于0 V对称或非对称)。AD5372/ AD5373的DAC经过工厂调整，失调DAC设置为其默认值。对 于默认输出范围和跨度，它可提供最佳失调和增益性能。 通过改变失调DAC的值来调整输出范围时，失调DAC的增 益误差会引起额外的失调，失调量取决于基准电压的幅度 和失调DAC偏离其默认值的程度。关于该失调，请参阅技 术规格部分。当失调DAC位于正或负的满量程时，失调状 况最差。可以将此值增加到主DAC通道中存在的失调中， 以反映该通道的总失调状况。在大多数情况下，可以将适 当的值写入该通道的C寄存器，从而消除该失调。只有当 失调DAC变为非默认值时，才需要考虑失调DAC所引起的 额外失调。图20显示了可以载入失调DAC的容许代码范 围，具体取决于所用的基准电压值。对于5 V基准电压，不 得将大于8192 (0x2000)的值写入失调DAC。 当A/B控制位置0时，每次将数据写入X1A寄存器或M、C 寄存器，X2A数据就会重新计算，并且X2A寄存器自动更 新。同样，当A/B位置1时，每次将数据写入X1B、M或C 寄存器时，X2B寄存器就会更新。用户无法读取或直接写 入X2A和X2B寄存器。 请注意，由于四个寄存器共有32位，因此可以按通道设置 每个DAC是从X2A还是从X2B寄存器获得数据。同时还提 供一个全局命令，它可将A/B选择寄存器中的所有位设置 为0或1。 Rev. C | Page 16 of 28 RESERVED 4 VREF (V) X2A和X2B寄存器输出的数据，通过一个多路复用器路由 至最终DAC寄存器。每组8个DAC都有一个相关的8位A/B 选择寄存器，它控制该组的每个DAC是从X2A寄存器还是 从X2B寄存器获得数据。如果此寄存器中的某位为0，则相 应的DAC从X2A寄存器获得数据；如果为1，则从X2B寄存 器获得数据(位0至位7分别控制DAC 0至DAC 7)。 5 3 2 1 0 05815-019 X1A REGISTER 失调DAC 0 4096 8192 12288 OFFSET DAC CODE 图20. 失调DAC代码范围 16383 AD5372/AD5373 输出放大器 输出放大器的摆幅为正电源以下1.4 V至负电源以上1.4 V， 因此对于给定基准电压，输出的偏移幅度会受到摆幅的限 制。例如，因为最大电源电压为±16.5 V，所以单极性输出 范围不可能达到20 V。 S1 DAC CHANNEL R5 60kΩ S2 CLR R6 10kΩ OUTPUT R4 60kΩ R3 20kΩ CLR R2 20kΩ OFFSET_CODE为载入失调DAC的码。由于此DAC是一个 14位器件，因此它在传递函数中乘以4。上电时，载入失 调DAC的默认码为5461(0x1555)。使用3 V基准电压时，它提 供的范围为−4 V至+8 V。 AD5373传递函数 CLR R1 20kΩ 其中： DAC_CODE应在0至65,535的范围内。 对于12 V范围，VREFx = 3.0 V。 对于20 V范围，VREFx = 5.0 V。 S3 输入码为施加于DAC的X1A或X1B寄存器值(X1A、X1B默 认码为5461)。 SIGGNDx DAC_CODE = INPUT_CODE × (M + 1)/214 + C − 213 05815-020 SIGGNDx OFFSET DAC 图21. 输出放大器和失调DAC 图21显示了DAC输出放大器的详细结构及其与失调DAC的 连接。上电时，S1断开，放大器与输出断开连接。S3闭合， 因而输出拉至SIGGNDx(R1和R2大于R6)。S2也闭合，防止 输出放大器变为开环。如果CLR在上电时为低电平，输出 将保持这种状态，直到CLR被拉高。可以对DAC寄存器进 行编程，当CLR被拉高时，输出变为编程值。即使CLR在 上电时为高电平，输出仍然会保持先前的状态，直到VDD > 6 V、VSS < −4 V并且初始化序列完成为止。然后，输出变为 上电默认值。 传递函数 AD5372/AD5373的DAC输出电压取决于输入寄存器的值、 M和C寄存器的值以及失调DAC的值。 AD5372传递函数 输入码为施加于DAC的X1A或X1B寄存器值(X1A、X1B默 认码为21,844)。 DAC_CODE = INPUT_CODE × (M + 1)/216 + C − 215 其中： M = 增益寄存器码 − 默认码 = 216 – 1。 C = 失调寄存器码 − 默认码 = 215。 DAC输出电压通过下式计算： VOUT = 4 × VREFx × (DAC_CODE – (OFFSET_CODE × 4))/216 + VSIGGND 其中： M = 增益寄存器码 − 默认码 = 214 – 1。 C = 失调寄存器码 − 默认码 = 213。 DAC输出电压通过下式计算： VOUT = 4 × VREFx × (DAC_CODE – OFFSET_CODE)/214 + VSIGGND 其中： DAC_CODE应在0至16,383的范围内。 对于12 V范围，VREFx = 3.0 V。 对于20 V范围，VREFx = 5.0 V。 OFFSET_CODE为载入失调DAC的码。 上电时，载入失调DAC的默认码为5461 (0x1555)。使用3 V 基准电压时，它提供的范围为−4 V至+8 V。 基准电压源选择 AD5372/AD5373具有两个基准电压输入引脚。施加于基准 电压引脚的电压决定VOUT0至VOUT31的输出电压跨度。 VREF0决定VOUT0至VOUT7(第0组)的电压跨度，VREF1 决定VOUT8至VOUT31(第1组至第3组)的电压跨度。如果 需要，施加于各VREF引脚的基准电压可以不同，这样各 组可以具有不同的电压跨度。通过对各通道的失调和增益 寄存器以及失调DAC进行编程，可以进一步调整输出电压 范围和跨度。如果不使用失调和增益功能(即M和C寄存器 保持其默认值)，则所需的基准电平可以通过下式计算： VREF = (VOUTMAX – VOUTMIN)/4 如果使用AD5372/AD5373的失调和增益功能，所需的输出 范围略有不同。所选的输出范围应考虑系统失调和增益误 差，需要通过调整消除这些误差。因此，所选输出范围应 大于实际需要的范围。 Rev. C | Page 17 of 28 AD5372/AD5373 所需的基准电平可以通过下述方法计算： 校准 1. 确定VOUT的标称输出范围。 2. 确定满量程输出信号所需的最大失调范围和最大增益。 3. 计算新的VOUT最大输出范围，包括预期的最大失调和 增益误差。 4. 选择所需的新VOUTMAX和VOUTMIN，VOUT限值应始终 以标称值为中心。注意VDD和VSS必须提供充足的裕量。 5. 通过下式计算VREF的值： 用户可以对AD5372/AD5373执行系统校准，将增益和失调 误差降至1 LSB以下。实现方法是计算M和C寄存器的新值， 并对其重新编程。 VREF = (VOUTMAX – VOUTMIN)/4 只有计算出零电平和满量程误差之后，才能对M和C寄存 器进行编程。 降低零电平误差 零电平误差可以通过下述方法来降低： 1. 将输出尽可能设为最低值。 2. 测量实际输出电压，将其与所需值进行比较，由此便得 到零电平误差。 3. 计算与该误差相当的LSB数，将此数加到C寄存器的默 认值中。注意只能降低负的零电平误差。 基准电压选择示例 如果 标称输出范围 = 12 V(−4 V至+8 V) 零电平误差 = ±70 mV 增益误差 = ±3%，且 SIGGNDx = AGND = 0 V 那么 增益误差 = ±3% 降低满量程误差 满量程误差可以通过下述方法来降低： 1. 测量零电平误差。 2. 将输出尽可能设为最高值。 3. 测量实际输出电压，将其与所需值进行比较，然后将此 误差与零电平误差相加。这样就得到范围误差，其中包 括满量程误差。 4. 计算与该范围误差相当的LSB数，从M寄存器的默认值 中减去此数。注意只能降低正的满量程误差。 => 最大正增益误差 = 3% => 含增益误差的输出范围 = 12 + 0.03(12) = 12.36 V 零电平误差 = ±70 mV => 最大失调误差范围 = 2(70 mV) = 0.14 V => 含增益误差和零电平误差的输出范围 =12.36 V+ 0.14 V = 12.5 V VREF计算 实际输出范围 = 12.5 V，即−4.25 V至+8.25 V； VREF = (8.25 V + 4.25 V)/4 = 3.125 V AD5372校准示例 如果由此得出的基准电平不便于获得，用户可以采用下述 方法之一： • 利用电阻分压器将一个便于获得的较高基准电平降为所 需的电平。 • 选择一个高于VREF的便于获得的基准电平，然后修改增 益和失调寄存器，以数字方式降低基准电平。用这种方 法，用户几乎可以使用任何便于获得的基准电平，但传 递函数的过度压缩可能会降低性能。 • 综合运用上述两种方法。 本例假设需要−4 V至+8 V的输出电压。DAC输出设置为−4 V 时，实测值为−4.03 V，因此零电平误差为−30 mV。 1 LSB = 12 V/65,536 = 183.105 µV 30 mV = 164 LSBs 现在可以计算满量程误差。输出设置为8 V时，实测值为 8.02 V，因此满量程误差为+20 mV，范围误差为+20 mV – (–30 mV) = +50 mV。 50 mV = 273 LSBs 现在可以按照下述方法消除误差： 1. 将164 LSB加到C寄存器的默认值中： (32,768 + 164) = 32,932 2. 从M寄存器的默认值中减去273 LSB： (65,535 − 273) = 65,262 3. 将M寄存器值编程设为65,262；将C寄存器值编程设为 32,932。 Rev. C | Page 18 of 28 AD5372/AD5373 其它校准 BUSY和LDAC功能 上一部分所介绍的技术通常足以降低大多数应用的零电平 和满量程误差。但是，这些技术存在一些限制，可能导致 无法充分降低误差。例如，失调(C)寄存器只能用来降低负 零电平误差所引起的失调，而不能降低正失调。同样，如 果最大电压低于理想值，即满量程误差为负值，则无法使 用增益(M)寄存器来提高增益，从而补偿误差。 用户每次向对应的X1、C或M寄存器写入新数据时，就会 计算X2(A或B)寄存器的值。在X2计算期间，BUSY输出变 为低电平。当BUSY为低电平时，用户可以继续向X1、M 或C寄存器写入新数据(详情参见寄存器更新速率部分)，但 DAC输出无法更新。 通过提高基准电压值可以克服这些限制。使用3 V基准电压 时，可以实现12 V的范围。AD5372或AD5373的理想电压范围 是−4 V至+8 V。使用+3.1 V基准电压时，范围提高到−4.133 V 至+8.2667 V。显然，这种情况下的失调和增益误差无足轻 重，但可以使用M和C寄存器将负电压提高到−4 V，然后将 最大电压降低至+8 V，从而提供尽可能精确的值。 复位功能 复位功能由RESET引脚启动。在RESET的上升沿，AD5372/ AD5373状态机启动复位序列，将X、M和C寄存器复位至 各自的默认值。此序列通常需要300 μs，在此期间用户不应 写入程序。上电时，建议用户尽可能迅速地拉高RESET， 以便正确初始化这些寄存器。 当复位序列完成时(并且CLR为高电平)，DAC输出处于寄 存器默认设置所指定的电位，它相当于SIGGNDx。DAC输 出将保持SIGGNDx，直到X、M或C寄存器更新并且LDAC 被拉低为止。通过发送脉冲以拉低RESET至少30 ns，可以使 AD5372/AD5373返回默认状态。请注意，由于复位功能由 上升沿触发，因此拉低RESET对AD5372/AD5373的操作没 有影响。 清零功能 CLR是低电平有效输入，在正常工作期间应为高电平。 CLR引脚具有500 kΩ内部下拉电阻。当CLR为低电平时，各 DAC输出缓冲器级(VOUT0至VOUT31)的输入切换到相关 SIGGNDx引脚的外部设置电位。在CLR为低电平期间，所 有LDAC脉冲都被忽略。当再次拉高CLR时，DAC输出回 到先前的值。拉低CLR不会影响输入寄存器和DAC寄存器0 至31的内容。为了防止输出端出现毛刺，只要通过写入失 调DAC来调整输出范围，就应将CLR拉低。 BUSY引脚为双向引脚，具有50 kΩ内部上拉电阻。当一个系 统使用多个AD5372或AD5373器件时，可以将BUSY引脚连 在一起。这样就能满足以下应用需求：在所有DAC就绪之 前，任何器件的任一DAC都不能更新。每个器件完成X2(A 或B)寄存器更新时，就会释放BUSY引脚。如果有一个器件 没有完成X2寄存器的更新，它将使BUSY保持低电平，从 而推迟LDAC变为低电平的影响。 将LDAC输入拉低，即可更新DAC输出。如果在BUSY有效 时LDAC变为低电平，则将存储LDAC事件，并在BUSY变 为高电平后立即更新DAC输出。用户也可以使LDAC输入 永远保持低电平。这样，一旦BUSY变为高电平，DAC输 出就会更新。只要写入A/B选择寄存器，BUSY也会变为低 电平，并保持大约500 ns。 AD5372/AD5373的寻址非常灵活，允许将数据写入一个通 道、一组中的所有通道、第0组到第3组的同一通道、第1 组到第3组的同一通道或者器件中的所有通道。这意味着 可能需要计算并更新1、4、8或32个DAC寄存器值。由于 32个通道共用一个乘法器，因此该任务必须按顺序执行， 这就导致BUSY脉冲的长度随需更新的通道数不同而异。 表9. BUSY脉冲宽度 操作 加载输入C或M至1个通道2 加载输入C或M至4个通道 加载输入C或M至8个通道 加载输入C或M至32个通道 1 2 BUSY 脉冲宽度1 1.5 μs(最大值) 3.3 μs(最大值) 5.7 μs(最大值) 20.1 μs(最大值) BUSY 脉冲宽度 = ((通道数 + 1) × 600 ns) + 300 ns 单通道更新时间典型值为1 μs AD5372/AD5373具有一个额外特性，即自上次拉低LDAC 以来，除非已写入X2A或X2B寄存器，否则不会更新DAC 寄存器。一般情况下，当LDAC被拉低时，DAC寄存器就 会填充X2A或X2B寄存器(取决于A/B选择寄存器的设置)的 内容。然而，AD5372/AD5373仅在X2A或X2B数据改变时 才更新DAC寄存器，从而消除不必要的数字串扰。 Rev. C | Page 19 of 28 AD5372/AD5373 掉电模式 TOGGLE模式 通过将控制寄存器的位0设置为1，可以使AD5372/AD5373 进入掉电模式，从而关闭DAC，降低功耗。DAC输出连接 到各自的SIGGNDx电位。掉电模式不改变寄存器的内容； 当掉电位清0时，DAC恢复其先前的电压。 AD5372/AD5373每个通道有两个X2寄存器：X2A和X2B， 可以利用这两个寄存器使DAC输出在两个电平之间轻松切 换。此方法可大大减轻微处理器所需的开销，否则需要分 别写入各通道。当用户写入X1A、X1B、M或C寄存器时， 计算引擎需要一定的时间来计算相应的X2A或X2B值。如 果应用(例如数据发生器)要求DAC输出仅在两个电平之间 切换，那么任何可以缩短所需计算时间的方法都是有利的。 以数据发生器为例，用户只需写入X1A和X1B寄存器，设 置各通道的高低电平一次即可。X2A和X2B的值经过计算，存 储在各自的寄存器中。因此，计算延迟仅在设置阶段(即编 程设置初始值时)发生。要使DAC输出在两个电平之间跳 变，只需写入相关的A/B选择寄存器，以便设置MUX2寄 存器位。此外，由于每个寄存器有8个MUX2控制位，因此 可以通过一个写操作更新8个通道。表10列出了与各DAC 输出相对应的位。 热关断功能 AD5372/AD5373可以设置成芯片温度超过130°C时关断 DAC。将控制寄存器的位1置1可以使能此功能(见表16)。 如果芯片温度超过130°C，AD5372/AD5373即进入热关断 模式，这相当于将控制寄存器的掉电位置1。为了指示 AD5372/AD5373已进入热关断模式，控制寄存器的位4置1。 在 控 制 寄 存 器 的 位 1清 0之 前 ， 即 使 芯 片 温 度 已 下 降 ， AD5372/AD5373仍会保持热关断模式。 表10. A/B选择寄存器所选的DAC A/B选择 寄存器 0 1 2 3 1 位1 F7 VOUT7 VOUT15 VOUT23 VOUT31 F6 VOUT6 VOUT14 VOUT22 VOUT30 F5 VOUT5 VOUT13 VOUT21 VOUT29 F4 VOUT4 VOUT12 VOUT20 VOUT28 如果该位置0，选择寄存器X2A。如果该位置1，选择寄存器X2B。 Rev. C | Page 20 of 28 F3 VOUT3 VOUT11 VOUT19 VOUT27 F2 VOUT2 VOUT10 VOUT18 VOUT26 F1 VOUT1 VOUT9 VOUT17 VOUT25 F0 VOUT0 VOUT8 VOUT16 VOUT24 AD5372/AD5373 串行接口 SPI回读模式 AD5372/AD5373内置一个高速SPI接口，其工作时钟频率 最高可达50 MHz(读取操作时为20 MHz)。为了降低器件的 功耗和片内数字噪声，该接口仅在对器件执行写操作时， 即在SYNC的下降沿才完全上电。采用2.5 V至3.6 V DVCC电 源工作时，该串行接口兼容2.5 V LVTTL。它受四个引脚控 制：SYNC(帧同步输入)、SDI(串行数据输入引脚)、SCLK(数 据输入/输出器件所用的时钟)和SDO(用于数据回读的串行 数据输出引脚)。 AD5372/AD5373允许通过串行接口从该接口可以直接访问 的每一个寄存器回读数据，即除X2A、X2B和DAC数据寄 存器以外的所有寄存器。若要回读寄存器，首先必须告知 AD5372/AD5373要读取哪一个寄存器。只要向器件写入一个 字，其前两位是特殊功能代码00便能实现，其余位决定要 回读的寄存器。 如果将回读命令写入一个特殊功能寄存器，则所选寄存器 的数据在下一个SPI操作期间从SDO引脚逐个输出。SDO引 脚一般处于三态，但一旦发出读取命令，它即变为受驱状 态。在寄存器数据全部输出之前，该引脚保持受驱状态。 读取时序图参见图5。请注意，由于t22的时序要求(25 ns)， SPI接口在读操作期间的最大速度不得超过20 MHz。 SPI写入模式 AD5372/AD5373允许通过串行接口向该接口可以直接访问 的每一个寄存器写入数据，即除X2A、X2B和DAC寄存器 以外的所有寄存器。X2A和X2B寄存器在写入X1A、X1B、 M和C寄存器时更新，DAC数据寄存器由LDAC更新。串行 字(见表11或表12)为24位长：其中的16位(AD5372)或14位 (AD5373)是数据位，6位是地址位，2位是决定如何使用该 数据的模式位。AD5373有2位保留不用。 寄存器更新速率 每次用户向对应的X1、C或M寄存器写入新数据时，就会计 算X2A寄存器或X2B寄存器的值。该计算分三个阶段进行。 前两个阶段各需大约600 ns，最后一个阶段需要大约300 ns。 当对X1、C或M寄存器的写操作完成时，计算过程开始。 如果写操作只涉及到一个DAC通道的更新，则用户可以对 另一个寄存器执行写操作，只要该写操作在第一阶段计算 完成之后结束即可(即第一个写操作完成后600 ns)。如果通 过一个写操作更新一组通道，则对每个通道都会重复第一 阶段计算，每个通道都需要600 ns时间。这种情况下，用户 应在这段时间过去之后才能完成下一个写操作。 串行接口可以采用连续式和突发式(选通式)串行时钟工 作。施加于SDI的串行数据由施加于SCLK的时钟脉冲逐个 输入AD5372/AD5373。SYNC的第一个下降沿启动写周 期。SCLK必须经过至少24个时钟下降沿以输入24位数据之 后，才能将SYNC重新拉高。如果在第24个时钟下降沿之 前拉高SYNC，则写操作失败。 如果使用连续时钟，必须在第25个时钟下降沿之前拉高 SYNC，这样可以抑制AD5372/AD5373内的时钟。如果再 次拉高SYNC前有超过24个时钟下降沿，输入数据将被破 坏。如果使用恰好有24个脉冲的外部选通式时钟，则可以 在第24个时钟下降沿后的任何时间拉高SYNC。 寻址的输入寄存器在SYNC的上升沿更新。若需进行其它 串行传输，必须将SYNC再次拉低。 表11. AD5372串行字位分配 I23 M1 I22 M0 I21 A5 I20 A4 I19 A3 I18 A2 I17 A1 I16 A0 I15 D15 I14 D14 I13 D13 I12 D12 I11 D11 I10 D10 I17 A1 I16 A0 I15 D13 I14 D12 I13 D11 I12 D10 I11 D9 I10 D8 I9 D9 I8 D8 I7 D7 I6 D6 I5 D5 I4 D4 I3 D3 I2 D2 I1 D1 I0 D0 I4 D2 I3 D1 I2 D0 I11 0 I01 0 表12. AD5373串行字位分配 I23 M1 1 I22 M0 I21 A5 I20 A4 I19 A3 I18 A2 位I1和位I0保留供将来使用；写入串行字时，这些位应为0。这些位的回读结果为0。 Rev. C | Page 21 of 28 I9 D7 I8 D6 I7 D5 I6 D4 I5 D3 AD5372/AD5373 通道寻址和特殊模式 表13. 模式位 如果模式位不是00，则将数据字D15至D0(AD5372)或D13 至D0(AD5373)写入器件。地址位A5至A0决定要写入的通 道，模式位决定数据要写入哪一个寄存器(X1A、X1B、C 或M)，如表13和表14所示。当控制寄存器的A/B位为0时， 数据写入X1A寄存器；当A/B位为1时，数据写入X1B寄存器。 M1 1 1 0 0 M0 1 0 1 0 操作 写入DAC数据(X)寄存器 写入DAC失调(C)寄存器 写入DAC增益(M)寄存器 特殊功能，配合数据字的其它位使用 AD5372/AD5373的寻址非常灵活，允许将数据写入一个通 道、一组中的所有通道、第0组到第3组的同一通道、第1 组到第3组的同一通道或者器件中的所有通道。表14显示 了地址位A5至A0各种组合情况下寻址的对应组和通道。 表14. 组和通道寻址 000 所有组、 所有通道 001 第0组、 通道0 010 第1组、 通道0 地址位A5至地址位A3 011 100 第2组、 第3组、 通道0 通道0 001 第0组、 所有通道 第0组、 通道1 第1组、 通道1 第2组、 通道1 第3组、 通道1 保留 010 第1组、 所有通道 第0组、 通道2 第1组、 通道2 第2组、 通道2 第3组、 通道2 保留 011 第2组、 所有通道 第0组、 通道3 第1组、 通道3 第2组、 通道3 第3组、 通道3 保留 100 第3组、 所有通道 第0组、 通道4 第1组、 通道4 第2组、 通道4 第3组、 通道4 保留 101 保留 第0组、 通道5 第1组、 通道5 第2组、 通道5 第3组、 通道5 保留 110 保留 第0组、 通道6 第1组、 通道6 第2组、 通道6 第3组、 通道6 保留 111 保留 第0组、 通道7 第1组、 通道7 第2组、 通道7 第3组、 通道7 保留 地址位A2至 地址位A0 000 Rev. C | Page 22 of 28 101 保留 110 第0组/ 第1组/ 第2组/ 第3组、 通道0 第0组/ 第1组/ 第2组/ 第3组、 通道1 第0组/ 第1组/ 第2组/ 第3组、 通道2 第0组/ 第1组/ 第2组/ 第3组、 通道3 第0组/ 第1组/ 第2组/ 第3组、 通道4 第0组/ 第1组/ 第2组/ 第3组、 通道5 第0组/ 第1组/ 第2组/ 第3组、 通道6 第0组/ 第1组/ 第2组/ 第3组、 通道7 111 第1组/ 第2组/ 第3组、 通道0 第1组/ 第2组/ 第3组、 通道1 第1组/ 第2组/ 第3组、 通道2 第1组/ 第2组/ 第3组、 通道3 第1组/ 第2组/ 第3组、 通道4 第1组/ 第2组/ 第3组、 通道5 第1组/ 第2组/ 第3组、 通道6 第1组/ 第2组/ 第3组、 通道7 AD5372/AD5373 特殊功能模式 如果模式位为00，则选择特殊功能模式，如表15所示。串行数据字的位I21至位I16选择特殊功能，其余位是执行特殊功能所 需的数据，例如数据回读的通道地址等。特殊功能的代码见表16。表17显示用于数据回读的地址。 表15. 特殊功能模式 I23 0 I22 0 I21 S5 I20 S4 I19 S3 I18 S2 I17 S1 I16 S0 I15 F15 I14 F14 I13 F13 I12 F12 I11 F11 I10 F10 I9 F9 I8 F8 I7 F7 I6 F6 I5 F5 I4 F4 I3 F3 I2 F2 I1 F1 表16. 特殊功能代码 特殊功能代码 S5 S4 S3 S2 0 0 0 0 0 0 0 0 S1 0 0 S0 0 1 0000 0000 0000 0000 XXXX XXXX XXXX X[F2:F0] 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 XX[F13:F0] XX[F13:F0] 保留 见表17 XXXX XXXX [F7:F0] XXXX XXXX [F7:F0] XXXX XXXX [F7:F0] XXXX XXXX [F7:F0] 保留 XXXX XXXX [F7:F0] 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 0 0 数据(F15至F0) 操作 无操作(NOP)。 写入控制寄存器。 F4 = 过温指示(只读位)。写入控制寄存器时，此位应为0。 F3 = 保留。写入控制寄存器时，此位应为0。 F2 = 1：为输入选择寄存器X1B。 F2 = 0：为输入选择寄存器X1A。 F1 = 1：使能热关断模式。 F1 = 0：禁用热关断模式。 F0 = 1：软件掉电。 F0 = 0：软件上电。 将F13至F0中的数据写入OFS0寄存器。 将F13至F0中的数据写入OFS1寄存器。 选择用于回读的寄存器。 将F7至F0中的数据写入A/B选择寄存器0。 将F7至F0中的数据写入A/B选择寄存器1。 将F7至F0中的数据写入A/B选择寄存器2。 将F7至F0中的数据写入A/B选择寄存器3。 块写入A/B选择寄存器。 F7至F0 = 0：写入全0(所有通道都使用X2A寄存器)。 F7至F0 = 1：写入全1(所有通道都使用X2B寄存器)。 表17. 用于数据回读的地址代码1 F15 0 0 0 0 1 1 1 1 1 1 1 1 1 1 F14 0 0 1 1 0 0 0 0 0 0 0 0 0 F13 0 1 0 1 0 0 0 0 0 0 0 0 0 F12 F11 F10 F9 F8 F7 位F12至位F7从通道0 = 001000至通道31 = 100111 选择要回读的通道 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 对于数据回读功能，位F6至位F0为无关位。 Rev. C | Page 23 of 28 0 1 1 0 1 1 0 0 1 1 0 1 0 0 1 0 1 0 寄存器读取 X1A寄存器 X1B寄存器 C寄存器 M寄存器 控制寄存器 OFS0数据寄存器 OFS1数据寄存器 保留 A/B选择寄存器0 A/B选择寄存器1 A/B选择寄存器2 A/B选择寄存器3 保留 I0 F0 AD5372/AD5373 应用信息 接口示例 AD5372/AD5373的SPI接口设计旨在使器件能够轻松连接 到业界标准DSP和微控制器。图22显示AD5372/AD5373连 接到ADI公司的Blackfin® DSP。Blackfin集成了一个SPI端口， 可以直接连到AD5372/AD5373的SPI引脚和可编程I/O引脚， 以便设置或读取与接口相关的数字输入或输出引脚的状态。 AD5372/AD5373应具有足够大的10 µF电源去耦电容，与每个 电源上的0.1 µF电容并联，并且尽可能靠近封装，最好是正 对着该器件。10 μF电容最好为钽电容。0.1 µF电容应具有低 有效串联电阻(ESR)和低有效串联电感(ESI)，如高频时提 供低阻抗接地路径的普通陶瓷型电容，以便处理内部逻辑 开关所引起的瞬变电流。 应避免在器件下方布设数字线路，否则会将噪声耦合至器 件。应允许模拟接地层布设在AD5372/AD5373下方，以避 免噪声耦合。AD5372/AD5373的电源线路应采用尽可能宽 的走线，以提供低阻抗路径，并减小电源线路上的毛刺效 应。快速开关数字信号应利用数字地屏蔽起来，以免向电 路板上的其它器件辐射噪声，并且绝不应靠近参考输入。 必须将VREF0和VREF1线路上的噪声降至最低。 避免数字信号与模拟信号交叠。电路板相对两侧上的走线 应当彼此垂直，这样做有助于减小电路板上的馈通效应。 微带线技术是目前为止最好的方法，但这种技术对于双面 电路板未必总是可行。采用这种技术时，电路板的元件侧 专用于接地层，信号走线则布设在焊接侧。 像所有薄型封装一样，必须避免弯曲封装，并且在组装过 程中必须避免封装表面上出现点负载。 SPISELx SYNC SCK SCLK MOSI SDI MISO SDO PF10 RESET PF9 LDAC PF8 CLR PF7 BUSY ADSP-BF531 AD5372/ AD5373 05815-021 在任何注重精度的电路中，精心考虑电源和接地回路布局 都有助于确保达到规定的性能。安装AD5372/AD5373所用 的印刷电路板应采用模拟部分与数字部分分离设计，并限 制在电路板的一定区域内。如果AD5372/AD5373所在系统 中有多个器件要求AGND至DGND连接，则只能在一个点 上进行连接。星形接地点应尽可能靠近器件。对于具有多 个引脚(VSS、VDD、DVCC)的电源，建议将这些引脚连在一 起，并且每个电源仅去耦一次。 电源或负电源之前，将接地引脚连接到电源地，以免电流 流向模拟地或数字地以外的方向。 图22. 与Blackfin DSP接口 ADI公司的ADSP-21065L是一款浮点DSP，具有两个串行端 口 (SPORT)。 图 23显 示 一 个 SPORT端 口 可 以 用 于 控 制 AD5372/AD5373。本例中，发射帧同步(TFSx)引脚连接到 接收帧同步(RFSx)引脚。同样，发射和接收时钟(TCLKx和 RCLKx)也相连。用户可以通过写入ADSP-21065L的发射寄 存器来写入AD5372/AD5373。读取操作可以分两步完成： 首先写入AD5372/AD5373以告知器件需要一个读取操作， 然 后 通 过 NOP 指 令 再 执 行 一 个 写 入 操 作 ， 以 便 从 AD5372/AD5373读出数据。可以使用DSP接收中断来指示 读取操作何时完成。 ADSP-21065L 电源时序控制 将电源连接到AD5372/AD5373时，必须在施加正电源或负 电源之前，将AGND和DGND引脚连接到相应的接地层。 在大多数应用中，这不是问题，因为电源的接地引脚通过 接 地 层 与 AD5372/AD5373的 接 地 引 脚 相 连 。 如 果 将 AD5372/AD5373用于热插拔卡中，则应注意确保在连接正 TFSx RFSx SYNC TCLKx RCLKx SCLK DTxA SDI DRxA SDO FLAG0 RESET FLAG1 LDAC FLAG2 CLR FLAG3 BUSY 图23. 与ADSP-21065L DSP接口 Rev. C | Page 24 of 28 AD5372/ AD5373 05815-022 电源去耦 AD5372/AD5373 外形尺寸 0.60 MAX 9.00 BSC SQ 0.60 MAX 48 64 1 49 PIN 1 INDICATOR PIN 1 INDICATOR 0.50 BSC 8.75 BSC SQ (BOTTOM VIEW) 0.50 0.40 0.30 16 17 33 32 0.80 MAX 0.65 TYP 12° MAX FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. 0.05 MAX 0.02 NOM 0.30 0.23 0.18 SEATING PLANE 0.25 MIN 7.50 REF 0.20 REF COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 图24. 64引脚引线框构芯片级封装[LFCSP_VQ] 9 mm × 9 mm，超薄体 （CP-64-3） 图示尺寸单位：mm 0.75 0.60 0.45 12.20 12.00 SQ 11.80 1.60 MAX 64 49 1 48 PIN 1 10.20 10.00 SQ 9.80 TOP VIEW (PINS DOWN) 1.45 1.40 1.35 0.15 0.05 SEATING PLANE VIEW A ROTATED 90° CCW 0.20 0.09 7° 3.5° 0° 0.08 COPLANARITY 16 33 32 17 VIEW A 0.50 BSC LEAD PITCH COMPLIANT TO JEDEC STANDARDS MS-026-BCD 图25. 64引脚薄型四方扁平封装[LQFP] (ST-64-2) 尺寸单位：mm Rev. C | Page 25 of 28 0.27 0.22 0.17 051706-A 1.00 0.85 0.80 7.25 7.10 SQ 6.95 EXPOSED PAD 080108-C TOP VIEW AD5372/AD5373 订购指南 型号1 AD5372BSTZ AD5372BSTZ-REEL AD5372BCPZ AD5372BCPZ-RL7 AD5373BSTZ AD5373BSTZ-REEL AD5373BCPZ AD5373BCPZ-RL7 EVAL-AD5372EBZ EVAL-AD5373EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 64引脚薄型四方扁平封装(LQFP) 64引脚薄型四方扁平封装(LQFP) 64引脚引脚架构芯片级封装(LFCSP_VQ) 64引脚引脚架构芯片级封装(LFCSP_VQ) 64引脚薄型四方扁平封装(LQFP) 64引脚薄型四方扁平封装(LQFP) 64引脚引脚架构芯片级封装(LFCSP_VQ) 64引脚引脚架构芯片级封装(LFCSP_VQ) 评估板 评估板 Z = 符合RoHS标准的器件。 Rev. C | Page 26 of 28 封装选项 ST-64-2 ST-64-2 CP-64-3 CP-64-3 ST-64-2 ST-64-2 CP-64-3 CP-64-3 AD5372/AD5373 注释 Rev. C | Page 27 of 28 AD5372/AD5373 注释 ©2007–2011 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D05815sc-0-7/11(C) Rev. C | Page 28 of 28