AD6677BCPZRL7

80 MHz带宽中频接收机 AD6677 产品特性 概述 JESD204B Subclass 0或Subclass 1编码串行数字输出 信噪比(SNR)：71.9 dBFS(185 MHz AIN，250 MSPS，噪声整 形再量化器(NSR)设为33%) 无杂散动态范围(SFDR)：87 dBc(185 MHz AIN，250 MSPS) 总功耗：435 mW (250 MSPS) 1.8 V电源电压 1至8整数输入时钟分频器 采样速率最高达250 MSPS 中频采样频率最高达400 MHz 模数转换器(ADC)内置基准电压源 灵活的模拟输入范围 1.4 V p-p至2.0 V p-p(标称值1.75 V p-p) ADC时钟占空比稳定器(DCS) 串行端口控制 节能的电源休眠模式 AD6677是一款11位、250 MSPS中频(IF)接收机，专门针对 要求高动态范围性能、低功耗和小尺寸的电信应用中支持 多天线系统而设计。 该器件包括高性能模数转换器(ADC)和噪声整形再量化器 (NSR)数字模块。ADC由多级、差分流水线架构组成，并 集成了输出纠错逻辑，每个ADC差分流水线的第一级包含 一个宽带宽开关电容采样网络。集成基准电压源可简化设 计。占空比稳定器补偿ADC时钟占空比的波动，使转换器 保持出色的性能。 ADC的输出内部连接到NSR模块。集成NSR电路能够提高 奈奎斯特带宽内较小频段的信噪比(SNR)性能。该器件支 持两种不同的输出模式，通过SPI可以选择输出模式。如果 使能NSR特性，则在处理ADC的输出时，AD6677可以在有 应用 限的部分奈奎斯特带宽内实现更高的SNR性能，同时保持 通信 分集无线电和智能天线多路输入、多路输出(MIMO)系统 多模式数字接收机(3G) TD-SCDMA、WiMAX、W-CDMA、CDMA2000、GSM、 EDGE、LTE I/Q解调系统 通用软件无线电 11位输出分辨率。 功能框图 AVDD DRVDD DVDD AGND DGND DRGND AD6677 VIN+ VIN– PIPELINE 11-BIT ADC NOISE SHAPING REQUANTIZER (NSR) JESD204B INTERFACE HIGH SPEED SERIALIZERS CML, TX OUTPUTS SERDOUT0± CMOS DIGITAL INPUT PDWN CMOS DIGITAL OUTPUT FD VCM CONTROL REGISTERS CLOCK GENERATION CMOS DIGITAL INPUT/OUTPUT RST SDIO SCLK CS FAST DETECT 11411-001 SYSREF± SYNCINB± CLK± RFCLK 图1. Rev. 0 Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 AD6677 目录 产品特性 ...........................................................................................1 噪声整形再量化器 ...................................................................... 23 应用....................................................................................................1 22%带宽模式(184.32 MSPS时>40 MHz) ............................ 23 概述....................................................................................................1 33%带宽模式(184.32 MSPS时>60 MHz) ............................ 24 功能框图 ...........................................................................................1 数字输出 ........................................................................................ 25 修订历史 ...........................................................................................2 JESD204B发送顶层描述........................................................ 25 产品特色 ...........................................................................................3 ADC超量程与增益控制........................................................ 30 技术规格 ...........................................................................................4 直流校正(DCC) ........................................................................... 32 ADC直流规格 ............................................................................4 直流校正带宽 .......................................................................... 32 ADC交流规格 ............................................................................5 直流校正回读 .......................................................................... 32 数字规格......................................................................................6 直流校正冻结 .......................................................................... 32 开关规格......................................................................................8 直流校正使能位...................................................................... 32 时序规格......................................................................................9 串行端口接口(SPI) ..................................................................... 33 绝对最大额定值........................................................................... 10 使用SPI的配置 ........................................................................ 33 热特性 ....................................................................................... 10 硬件接口................................................................................... 33 ESD警告.................................................................................... 10 SPI访问特性............................................................................. 34 引脚配置和功能描述 .................................................................. 11 存储器映射.................................................................................... 35 典型工作特性 ............................................................................... 13 读取存储器映射寄存器表 .................................................... 35 等效电路 ........................................................................................ 16 存储器映射寄存器表............................................................. 36 工作原理 ........................................................................................ 17 存储器映射寄存器描述 ........................................................ 39 ADC架构 .................................................................................. 17 应用信息 ........................................................................................ 44 模拟输入考虑 .......................................................................... 17 设计指南................................................................................... 44 基准电压源 .............................................................................. 19 外形尺寸 ........................................................................................ 45 时钟输入考虑 .......................................................................... 19 订购指南................................................................................... 45 功耗和待机模式...................................................................... 22 修订历史 2013年4月—修订版0：初始版 Rev. 0 | Page 2 of 48 AD6677 可以对NSR模块进行编程，以提供采样时钟22%或33%的带 器件设置与控制的编程利用三线式SPI兼容型串行接口来完 宽。例如，当采样时钟速率为250 MSPS时，在22%模式下， 成；该接口提供多种工作模式，支持电路板级系统测试。 AD6677可以在55 MHz带宽内实现最高76.3 dBFS的SNR；在 33%模式下，它可以在82 MHz带宽内实现最高73.5 dBFS 的SNR。 AD6677采用32引脚LFCSP封装，额定温度范围为−40°C至 +85°C工业温度范围。该产品受美国专利保护。 产品特色 禁用NSR模块时，ADC数据直接以11位的分辨率提供给输 出端。这种工作模式下，AD6677能够在整个奈奎斯特带宽 内实现最高65.9 dBFS的SNR。因此，AD6677可以用于电信 应用，例如要求更宽带宽的数字预失真观测路径。 输出数据直接送至外部JESD204B串行输出通道。此输出设 置为电流模式逻辑(CML)电平。支持一种模式，使得输出 编码数据通过一条通道发送(L = 1；F = 4)。器件提供同步 输入控制(SYNCINB±和SYSREF±)。 1. 可配置JESD204B输出模块集成锁相环(PLL)，支持每通 道最高5 Gbps的采样速率。 2. 中频接收机包括11位250 MSPS ADC，ADC具有可编程 NSR功能，当带宽降低至采样速率的22%或33%时，它 能提高信噪比。 3. 支持可选RF时钟输入以简化系统板设计。 4. 取得专利的差分输入在最高至400 MHz的输入频率下仍 保持出色的信噪比(SNR)性能。 AD6677接收机能够对很宽的中频频谱进行数字化处理。该 IF采样架构与传统的模拟技术或较低集成度的数字方法相 5. 片内1至8整数输入时钟分频器和SYNC输入支持多器件 同步。 比，能大幅度降低器件的成本和复杂度。 6. 采用1.8 V单电源供电。 需要时，灵活的电源休眠选项可以明显降低功耗。通过专 7. 标准串行端口接口(SPI)支持各种产品特性和功能，例 用快速检测引脚支持可编程超量程电平检测。 如：控制时钟DCS、电源休眠模式、测试模式、基准电 压模式、超量程快速检测以及串行输出配置等。 Rev. 0 | Page 3 of 48 AD6677 技术规格 ADC直流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.75 V p-p满量 程输入范围、使能占空比稳定器、默认SPI。 表1. 参数 分辨率 精度 无失码 失调误差 增益误差 差分非线性(DNL) 积分非线性(INL)1 温度漂移 失调误差 增益误差 折合到输入端噪声 VREF = 1.75 V 模拟输入 输入范围 输入电容2 输入电阻3 输入共模电压 电源 电源电压 AVDD DRVDD DVDD 电源电流 IAVDD IDRVDD + IDVDD NSR禁用 NSR使能，22%模式 NSR使能，33%模式 功耗 正弦波输入 NSR禁用 NSR使能，22%模式 NSR使能，33%模式 待机功耗4 电源休眠模式的功耗5 温度 全 最小值 11 最大值 单位 位 ±9.0 +1.2 ±0.6 ±0.3 mV %FSR LSB LSB LSB LSB 全 全 ±7 ±39 ppm/°C ppm/°C 25°C 0.46 LSB rms 全 全 全 全 1.75 2.5 20 0.9 V p-p pF kΩ V 全 全 全 全 25°C 全 25°C 典型值 保证 −5.3 ±0.25 ±0.7 1.7 1.7 1.7 全 全 全 1.8 1.8 1.8 1.9 1.9 1.9 V V V mA mA mA mA mA 全 全 全 全 全 149 163 93 120 129 128 全 全 全 全 全 全 435 484 500 266 9 1 测量条件为：采用低输入频率的满量程正弦波。 输入电容指一个差分输入引脚与其(-)引脚之间的有效电容。 3 输入电阻指一个差分输入引脚与其(-)引脚之间的有效电阻。 4 待机功耗的测量条件为：低输入频率、满量程正弦波、CLK±引脚有效。地址0x08设为0x20，PDWN引脚置位。 5 电源休眠模式功耗的测量条件为：低输入频率、满量程正弦波、RFCLK拉高、CLK±引脚有效。地址0x08设为0x00，PDWN引脚置位。 2 Rev. 0 | Page 4 of 48 mW mW mW mW mW AD6677 ADC交流规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.75 V p-p满量 程输入范围、使能占空比稳定器、默认SPI。 表2. 参数1 信噪比(SNR) NSR禁用 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 温度 25°C 25°C 25°C 25°C 全 25°C fIN = 220 MHz NSR使能，22%带宽模式 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 25°C 25°C 25°C 25°C 全 25°C fIN = 220 MHz NSR使能，33%带宽模式 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 25°C 25°C 25°C 25°C 全 25°C fIN = 220 MHz 信纳比(SINAD) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 25°C 25°C 25°C 25°C 全 25°C fIN = 220 MHz 有效位数(ENOB) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 最差二次或三次谐波 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz Rev. 0 | Page 5 of 48 最小值 典型值 最大值 单位 66.6 66.4 66.2 66.1 dBFS dBFS dBFS dBFS dBFS dBFS 65.8 65.9 76.3 75.7 74.8 74.2 dBFS dBFS dBFS dBFS dBFS dBFS 73.6 73.6 73.5 72.1 72.6 71.9 dBFS dBFS dBFS dBFS dBFS dBFS 70.6 71.4 65.6 65.3 65.2 65.1 64.8 dBFS dBFS dBFS dBFS dBFS dBFS 25°C 25°C 25°C 25°C 25°C 10.6 10.6 10.5 10.5 10.5 Bits Bits Bits Bits Bits 25°C 25°C 25°C 25°C 全 25°C −87 −82 −86 −87 dBc dBc dBc dBc dBc dBc 64.7 −80 −84 AD6677 参数1 无杂散动态范围(SFDR) fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz 温度 25°C 25°C 25°C 25°C 全 25°C fIN = 220 MHz 最差其它谐波或杂散 fIN = 30 MHz fIN = 90 MHz fIN = 140 MHz fIN = 185 MHz fIN = 220 MHz 双音无杂散动态范围(SFDR) fIN1 = 184.12 MHz (−7 dBFS), fIN2 =187.12 MHz (−7 dBFS) 全功率带宽2 1 2 最小值 典型值 最大值 单位 87 82 86 87 dBc dBc dBc dBc dBc dBc 80 84 25°C 25°C 25°C 25°C 全 25°C −94 −85 −88 −90 −87 dBc dBc dBc dBc dBc dBc 25°C 25°C 86 1000 dBc MHz −82 如需了解完整的定义，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 全功率带宽指基频频谱功率降低3 dB时的工作带宽。 数字规格 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、最大采样速率、VIN = −1.0 dBFS差分输入、1.75 V p-p满量 程输入范围、使能占空比稳定器、默认SPI。 表3. 参数 差分时钟输入(CLK+、CLK−) 输入CLK±时钟速率 逻辑兼容 内部共模偏置 差分输入电压 输入电压范围 输入共模范围 高电平输入电流 低电平输入电流 输入电容 输入电阻 RF时钟输入(RFCLK) RF时钟速率 逻辑兼容 内部偏置 输入电压范围 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电容 输入电阻(交流耦合) 温度 最小值 全 40 全 全 全 全 全 全 全 全 全 全 全 全 全 全 全 全 全 Rev. 0 | Page 6 of 48 典型值 最大值 单位 625 MHz CMOS/LVDS/LVPECL 0.9 0.3 AGND 0.9 0 −60 8 12 V V p-p V V µA µA pF kΩ 1500 MHz 3.6 AVDD 1.4 +60 0 4 10 625 CMOS/LVDS/LVPECL 0.9 AGND 1.2 AGND 0 −150 8 AVDD AVDD 0.6 +150 0 1 10 12 V V V V µA µA pF kΩ AD6677 参数 SYNCIN输入(SYNCINB+/SYNCINB−) 逻辑兼容 内部共模偏置 差分输入电压范围 输入电压范围 输入共模范围 高电平输入电流 低电平输入电流 输入电容 输入电阻 SYSREF输入(SYSREF+/SYSREF−) 逻辑兼容 内部共模偏置 差分输入电压范围 输入电压范围 输入共模范围 高电平输入电流 低电平输入电流 输入电容 输入电阻 逻辑输入(RST)1 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(SCLK、PDWN、CS2)3 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 逻辑输入(SDIO)3 高电平输入电压 低电平输入电压 高电平输入电流 低电平输入电流 输入电阻 输入电容 数字输出(SERDOUT0+/SERDOUT0−) 逻辑兼容 差分输出电压(VOD) 输出失调电压(VOS) 温度 全 全 全 全 全 全 全 全 最小值 典型值 最大值 CMOS/LVDS 0.9 0.3 DGND 0.9 −5 −10 12 3.6 DVDD 1.4 +5 +10 1 16 20 单位 V V p-p V V µA µA pF kΩ LVDS 全 全 全 全 全 全 全 全 0.9 0.3 AGND 0.9 −5 −10 8 全 全 全 全 全 全 1.22 0 −5 −100 全 全 全 全 全 全 1.22 0 45 −10 全 全 全 全 全 全 1.22 0 45 −10 全 全 400 0.75 Rev. 0 | Page 7 of 48 3.6 AVDD 1.4 +5 +10 4 10 12 2.1 0.6 +5 −45 V V µA µA kΩ pF 2.1 0.6 100 +10 V V µA µA kΩ pF 2.1 0.6 100 +10 V V µA µA kΩ pF 750 1.05 mV V 26 2 26 2 26 5 CML 600 DRVDD/2 V V p-p V V µA µA pF kΩ AD6677 参数 数字输出(SDIO/FD4) 高电平输出电压(VOH) IOH = 50 µA IOH = 0.5 mA IOH = 2.0 mA 低电平输出电压(VOL) IOL = 2.0 mA IOL = 1.6 mA IOL = 50 µA 温度 最小值 全 全 全 全 全 全 全 全 典型值 最大值 单位 1.79 1.75 1.6 V V V 0.25 0.2 0.05 V V V 最大值 单位 250 MSPS ps ps ps ps 2.2 2.1 1.0 0.16 ns ns ns ns ps rms 1 上拉。 需要外部上拉电阻。 3 下拉。 4 兼容JEDEC标准JESD8-7A. 2 开关规格 表4. 参数 时钟输入参数 转换速率1 SYSREF±建立时间到CLK±2上升沿 从CLK±2上升沿开始的SYSREF±保持时间 SYSREF±建立时间到RFCLK±上升沿2 从RFCLK±上升沿开始的SYSREF±保持时间2 CLK±脉冲高电平宽度 一分频模式，DCS使能 一分频模式，DCS禁用 二分频至八分频模式 孔径延迟 孔径不确定(抖动) 数据输出参数 数据输出周期或单位间隔(UI) 数据输出占空比 数据有效时间 PLL锁定时间 唤醒 时间(待机) ADC时间(省电模式)3 输出时间(省电模式)4 SYNCINB±下降沿至K.28首字符 CGS阶段的K.28字符持续时间 流水线延迟 JESD204B(延迟) NSR使能时的额外流水线延迟 快速检测(延迟) 通道速率 不相关有界高概率(UBHP)抖动 5 Gbps时随机抖动 输出上升/下降时间 差分端接电阻 超范围恢复时间 1 符号 温度 最小值 fS tREFS tREFH tREFSRF tREFHRF tCH 全 全 全 全 全 40 1.8 1.9 0.8 tA tJ 全 全 全 全 全 tLOCK 全 25°C 25°C 25°C 20 × fS 50 0.78 25 秒 % UI µs 25°C 25°C 25°C 全 全 10 250 50 µs ms ms 多帧 多帧 36 2 7 周期5 周期 周期 Gbps ps ps rms ps Ω 周期 全 全 全 全 全 全 全 25°C 全 转换速率指分频之后的时钟速率。 时序图参见图3。 3 ADC唤醒时间指ADC从电源休眠模式返回正常工作模式所需的时间。 4 输出唤醒时间指JESD204B输出从电源休眠模式返回正常工作模式所需的时间。 5 周期指ADC转换速率周期。 Rev. 0 | Page 8 of 48 2 典型值 300 40 400 0 2.0 2.0 4 1 5 12 1.7 60 100 3 AD6677 时序规格 表5. 参数 SPI时序要求(见图58) tDS tDH tCLK tS tH tHIGH tLOW tEN_SDIO tDIS_SDIO tSPI_RST 测试条件/注释 最小值 典型值 最大值 单位 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 SCLK周期 CS与SCLK之间的建立时间 CS与SCLK之间的保持时间 SCLK必须处于逻辑高电平状态的最短时间 SCLK必须处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出 状态所需的时间(图中未显示) 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入 状态所需的时间(图中未显示) 硬件复位或软件复位到SPI允许访问所需的时间 (图中未显示) 2 2 40 2 2 10 10 10 ns ns ns ns ns ns ns ns 10 ns 500 µs 时序图 SAMPLE N N – 36 N+1 N – 35 ANALOG INPUT SIGNAL N – 34 N–1 N – 33 CLK– CLK+ CLK– CLK+ SERDOUT0± SAMPLE N – 35 ENCODED INTO 2 8B/10B SYMBOLS SAMPLE N – 34 ENCODED INTO 2 8B/10B SYMBOLS 11411-002 SAMPLE N – 36 ENCODED INTO 2 8B/10B SYMBOLS 图2. 数据输出时序 RFCLK SYSREF+ tREFS tREFH tREFSRF tREFHRF SYSREF– 图3. SYSREF ±建立和保持时间(时钟输入RFCLK或 CLK±，但不能同时) Rev. 0 | Page 9 of 48 11411-003 CLK– CLK+ AD6677 绝对最大额定值 热特性 表6. 参数 电气 AVDD至AGND DRVDD至DRGND DVDD至DGND VIN+、VIN−至AGND CLK+、CLK−至AGND RFCLK至AGND VCM至AGND CS、PDWN至DGND SCLK至DGND SDIO至DGND RST 至DGND FD至DGND SERDOUT0+、SERDOUT0−至AGND SYNCINB+、SYNCINB−至DGND SYSREF+、SYSREF−至AGND 环境 工作温度范围(环境) LFCSP封装的裸露焊盘必须焊接到接地层。这样可提高焊 额定值 点可靠性，从而最大限度发挥封装的热性能。 −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至+2.0 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至AVDD + 0.2 V −0.3 V至DVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至DRVDD + 0.3 V −0.3 V至DVDD + 0.3 V −0.3 V至AVDD + 0.3 V 表7. 热阻 封装类型 32引脚 LFCSP 5 mm × 5 mm (CP-32-12) 气流速度 (m/s) 0 1.0 2.5 θJA1, 2 37.1 32.4 29.1 θJC1, 3, 4 3.1 N/A N/A θJB1, 4, 5 20.7 N/A N/A 单位 °C/W °C/W °C/W 按照JEDEC 51-7，加上JEDEC 25-5 2S2P测试板。 按照JEDEC JESD51-2(静止空气)或JEDEC JESD51-6(流动空气)。 3 按照MIL-STD-883、方法 1012.1。 4 N/A表示不适用。 5 按照JEDEC JESD51-8(静止空气)。 1 2 θ JA 典 型 值 的 测 试 条 件 为 带 实 接 地 层 的 4层 印 刷 电 路 板 (PCB)。如表7所示，气流可改善散热，从而降低θJA。另 外，直接与封装引脚接触的金属，包括金属走线、通孔、 −40°C至+85°C 接地层、电源层，可降低θJA。 偏置条件下的最大结温 150°C 存储温度范围(环境) −65°C至+125°C ESD警告 ESD(静电放电)敏感器件。 注意，超出上述绝对最大额定值可能会导致器件永久性损 坏。这只是额定最值，并不能以这些条件或者在任何其它 超出本技术规范操作章节中所示规格的条件下，推断器件 能否正常工作。长期在绝对最大额定值条件下工作会影响 器件的可靠性。 Rev. 0 | Page 10 of 48 带电器件和电路板可能会在没有察觉的情况下放电。 尽管本产品具有专利或专有保护电路，但在遇到高能 量ESD时，器件可能会损坏。因此，应当采取适当的 ESD防范措施，以避免器件性能下降或功能丧失。 AD6677 32 31 30 29 28 27 26 25 AVDD AVDD AVDD VIN+ VIN– AVDD AVDD VCM 引脚配置和功能描述 1 2 3 4 5 6 7 8 AD6677 TOP VIEW (Not to Scale) 24 23 22 21 20 19 18 17 DNC PDWN CS SCLK SDIO FD DGND DVDD NOTES 1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED THERMAL PADDLE ON THE BOTTOM OF THE PACKAGE PROVIDES THE GROUND REFERENCE FOR AVDD. THIS EXPOSED PAD MUST BE CONNECTED TO AGND FOR PROPER OPERATION. 11411-004 DGND DVDD SYNCINB+ SYNCINB– DRGND DRVDD SERDOUT0– SERDOUT0+ 9 10 11 12 13 14 15 16 RFCLK CLK– CLK+ AVDD SYSREF+ SYSREF– AVDD RST 图4. 引脚配置(顶视图) 表8. 引脚功能描述 引脚编号 ADC电源 4, 7, 26, 27, 30, 31, 32 9, 18 10, 17 13 14 24 ADC模拟 1 2 3 25 28 29 ADC快速检测输出 19 数字输入 5 6 11 12 数据输出 15 16 引脚名称 类型 说明 AVDD DGND DVDD DRGND DRVDD 电源 地 电源 地 电源 DNC EPAD (AGND) 地 模拟电源(标称值1.8 V)。 DVDD的接地基准。 数字电源(标称值为1.8 V)。 DRVDD的接地基准。 JESD204B PHY串行输出驱动器电源(标称值1.8 V)。 注意，DRVDD电源以AGND层为基准。 不连接。 裸露焊盘。封装底部的裸露热焊盘为AVDD提供接地基准。 该焊盘必须与AGND相连才能正常工作。 RFCLK CLK− CLK+ VCM 输入 输入 输入 输出 VIN− VIN+ 输入 输入 ADC RF时钟输入。 ADC奈奎斯特时钟输入—补码。 ADC奈奎斯特时钟输入—真值。 模拟输入的共模电平偏置输出。 利用一个0.1 µF电容将此引脚去耦至地。 差分模拟输入(−)。 差分模拟输入(+)。 FD 输出 快速检测指示器(CMOS电平)。 SYSREF+ SYSREF− SYNCINB+ SYNCINB− 输入 输入 输入 输入 JESD204B LVDS SYSREF输入—真值。 JESD204B LVDS SYSREF输入—补码。 JESD204B LVDS Sync输入—真值。 JESD204B LVDS Sync输入—补码。 SERDOUT0− SERDOUT0+ 输出 输出 CML数据输出—补码。 CML数据输出—真值。 Rev. 0 | Page 11 of 48 AD6677 引脚编号 受测器件(DUT)控制 8 20 21 22 23 引脚名称 类型 说明 RST SDIO SCLK CS PDWN 输入 输入/输出 输入 输入 输入 数字复位(低电平有效)。 SPI串行数据I/O。 SPI串行时钟。 SPI片选(低电平有效)。此引脚需要外部上拉电阻。 电源休眠输入(高电平有效)。 此引脚的操作取决于SPI模式， 可配置为电源休眠或待机(参见表17)。 Rev. 0 | Page 12 of 48 AD6677 典型工作特性 除非另有说明，AVDD = 1.8 V、DRVDD = 1.8 V、DVDD = 1.8 V、采样速率 = 250 MSPS、占空比稳定器使能、1.75 V p-p差 分输入、VIN = −1.0 dBFS、16k采样、TA = 25°C、默认SPI。 0 –20 –40 –60 THIRD HARMONIC –80 SECOND HARMONIC –100 –40 –60 THIRD HARMONIC –80 SECOND HARMONIC –100 –120 0 10 20 30 40 50 60 70 80 90 100 110 120 FREQUENCY (Hz) –140 0 AMPLITUDE (dBFS) SECOND HARMONIC 70 80 90 100 110 120 250MSPS 305.1MHz AT –1.0dBFS SNR = 64.3dB (65.3dBFS) SFDR = 88dBc –40 –60 SECOND HARMONIC THIRD HARMONIC –80 –100 –120 10 20 30 40 50 60 70 80 90 100 110 120 –140 11411-006 0 0 10 50 60 70 80 90 100 110 120 120 SNR/SFDR (dBc AND dBFS) 100 –40 –60 –80 40 图9. 单音FFT(fIN = 305.1 MHz) 250MSPS 185.1MHz AT –1.0dBFS SNR = 65.1dB (66.1dBFS) SFDR = 88dBc –20 30 FREQUENCY (Hz) 图6. 单音FFT(fIN = 90.1 MHz，RFCLK = 1.0 GHz， 4分频(地址0x09 = 0x21)) 0 20 11411-009 –120 FREQUENCY (Hz) AMPLITUDE (dBFS) 60 THIRD HARMONIC SECOND HARMONIC –100 SFDR (dBFS) 80 SNR (dBFS) 60 SFDR (dBc) 40 SNR (dBc) 20 –120 10 20 30 40 50 60 70 80 90 100 110 120 FREQUENCY (Hz) 0 –100 11411-007 0 –90 –80 –70 –60 –50 –40 –30 INPUT AMPLITUDE (dBFS) –20 –10 0 11411-010 AMPLITUDE (dBFS) THIRD HARMONIC –100 –140 50 –20 –60 –140 40 0 –40 –80 30 图8. 单音FFT(fIN = 185.1 MHz，RFCLK = 1.0 GHz， 4分频(地址0x09 = 0x21)) 250MSPS 90.1MHz AT –1.0dBFS SNR = 65.5dB (66.5dBFS) SFDR = 87dBc –20 20 FREQUENCY (Hz) 图5. 单音FFT(fIN = 90.1 MHz) 0 10 11411-008 –120 11411-005 –140 250MSPS 185.1MHz AT –1.0dBFS SNR = 65.3dB (66.3dBFS) SFDR = 86dBc –20 AMPLITUDE (dBFS) AMPLITUDE (dBFS) 0 250 MSPS 90.1MHz AT –1.0dBFS SNR = 65.5dB (66.5dBFS) SFDR = 87dBc 图10. 单音SNR/SFDR与输入幅度(AIN )的关系(fIN = 185.1 MHz) 图7. 单音FFT(fIN = 185.1 MHz) Rev. 0 | Page 13 of 48 AD6677 0 100 SFDR (dBc) 95 SFDR/IMD3 (dBc AND dBFS) –20 85 80 75 70 SNR (dBFS) –40 SFDR (dBc) IMD3 (dBc) –60 –80 SFDR (dBFS) –100 65 80 115 150 185 220 255 290 325 360 395 430 465 500 FREQUENCY (MHz) 11411-011 45 –120 –90.0 –55.5 –44.0 –32.5 –21.0 –9.5 图14. 双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 184.12 MHz，fIN2 = 187.12 MHz) 0 100 250MSPS 89.12MHz AT –7.0dBFS 92.12MHz AT –7.0dBFS –20 SFDR = 89dBc (96dBFS) 95 SFDR (dBc) 90 AMPLITUDE (dBFS) 85 80 75 –40 –60 –80 –100 70 SNR (dBFS) –120 65 45 80 115 150 185 220 255 290 325 360 395 430 465 500 FREQUENCY (MHz) –140 11411-012 60 10 0 25 50 75 100 125 11411-015 SNR (dBFS)/SFDR (dBc) –67.0 INPUT AMPLITUDE (dBFS) 图11. 单音SNR/SFDR与输入频率(fIN )的关系 125 FREQUENCY (MHz) 图12. 单音SNR/SFDR与输入频率(fIN )的关系(RFCLK = 1.0 GHz， 4分频(地址0x09 = 0x21)) 图15. 双音FFT(fIN1 = 89.12 MHz，fIN2 = 92.12 MHz) 0 0 250MSPS 184.12MHz AT –7.0dBFS 187.12MHz AT –7.0dBFS –20 SFDR = 86dBc (93dBFS) –20 –40 IMD3 (dBc) AMPLITUDE (dBFS) SFDR/IMD3 (dBc AND dBFS) –78.5 11411-114 IMD3 (dBFS) 60 10 11411-016 SNR (dBFS)/SFDR (dBc) 90 SFDR (dBc) –60 –80 –40 –60 –80 –100 SFDR (dBFS) –100 –120 IMD3 (dBFS) –80 –70 –60 –50 –40 –30 –20 INPUT AMPLITUDE (dBFS) –10 –140 11411-013 –120 –90 0 25 50 75 100 FREQUENCY (MHz) 图13. 双音SFDR/IMD3与输入幅度(AIN )的关系 (fIN1 = 89.12 MHz，fIN2 = 92.12 MHz) 图16. 双音FFT(fIN1 = 184.12 MHz，fIN2 = 187.12 MHz) Rev. 0 | Page 14 of 48 AD6677 100 1600000 SFDR (dBc) 1400000 90 NUMBER OF HITS 85 80 75 70 1000000 800000 600000 585592 400000 SNR (dBFS) 65 200000 40 60 80 100 120 140 160 180 SAMPLE RATE (MSPS) 200 220 240 0 N–1 N OUTPUT CODE 图17. 单音SNR/SFDR与采样速率(fS )的关系(fIN = 90.1 MHz) 图18. 接地输入直方图 Rev. 0 | Page 15 of 48 11411-018 60 1511559 2,097,152 TOTAL HITS 0.463707 LSB rms 1200000 11411-017 SNR/SFDR (dBFS/dBc) 95 AD6677 等效电路 DVDD AVDD VIN 400Ω PDWN, SCLK, CS 11411-019 11411-024 30kΩ 图24. 等效PDWN、SCLK或 CS输入电路 图19. 等效模拟输入电路 AVDD AVDD DVDD AVDD 0.9V 15kΩ 15kΩ CLK– DVDD 0.9V 17kΩ SYNCINB+ 17kΩ SYNCINB– 11411-025 11411-020 CLK+ DVDD 图20. 等效时钟输入电路 图25. 等效SYNCINB±输入电路 DRVDD AVDD DRVDD DRVDD 3mA AVDD 3mA RTERM VCM SERDOUT0± 17kΩ SYSREF– 3mA 11411-026 11411-022 3mA 17kΩ SYSREF+ SERDOUT0± AVDD 0.9V 图21. 数字CML输出电路 AVDD 图26. 等效SYSREF±输入电路 0.5pF DVDD DVDD INTERNAL CLOCK DRIVER RFCLK RST 400Ω BIAS CONTROL 11411-027 11411-021 10kΩ 图22. 等效RF时钟输入电路 图27. 等效RST输入电路 DVDD AVDD 400Ω 400Ω 11411-028 31kΩ 11411-023 SDIO 28kΩ VCM 图23. 等效SDIO电路 图28. 等效VCM电路 Rev. 0 | Page 16 of 48 AD6677 工作原理 AD6677具有一个模拟输入通道和一个JESD204B输出通 模拟输入考虑 道。信号需要经过多级才能出现在输出端口。 AD6677的模拟输入端是一个差分开关电容电路，其处理差 双ADC设计可用于信号分集接收；两个ADC以相同方式处 分输入信号的性能极佳。 理来自两个独立天线的相同载波。另外，两个ADC还可处 输入根据时钟信号，在采样模式和保持模式之间切换(参见 理相互独立的模拟输入信号。用户能够借助ADC输入端的 图29所示配置)。当输入切换到采样模式时，信号源必须能 低通滤波器或带通滤波器，对从直流到400 MHz频率范围内 够对采样电容充电，且在半个时钟周期内完成建立。 的信号进行采样，且不会明显降低ADC的性能。ADC可对 400 MHz以上模拟输入信号进行处理，但这会加大ADC的噪 声和失真。 每个输入端都串联一个小电阻，可以降低驱动源输出级所 需的峰值瞬态电流。在两个输入端之间可配置一个并联电 容，以提供动态充电电流。此无源网络能在ADC输入端形 同步功能用于多个器件之间的同步定时。 成低通滤波器；因此，模数转换的精度取决于应用。 借助一个三引脚SPI兼容的串行接口，可对AD6677进行编 在中频(IF)欠采样应用中，需要去掉并联电容。因为并联 程和控制。 电容与驱动源阻抗共同作用，会限制输入带宽。欲了解更 ADC架构 多信息，请参阅应用笔记AN-742：“开关电容ADC的频域 AD6677架构由一个前端采样保持电路和其后的流水线型开 关电容ADC组成。各个级的量化输出组合在一起，在数字 校正逻辑中最终形成一个11位转换结果。或者，将11位结 响应”、应用笔记AN-827：“放大器与开关电容ADC接口的 谐振匹配方法”和Analog Dialogue的文章：“用于宽带模数转 换器的变压器耦合前端”。 BIAS 果发送至数字校正逻辑前可通过NSR模块予以处理。 S 流水线结构允许第一级处理新的输入采样点，而其它级继 S VIN+ CPAR1 CPAR2 除最后一级以外，流水线的每一级都包括一个低分辨率 H Flash型ADC、一个开关电容数模转换器(DAC)和一个级间 余量放大器(MDAC)。MDAC用于放大重构DAC输出与闪 CS VIN– CPAR1 存型输入之间的差，以用于流水线的下一级。为了便于实 S S CPAR2 S 现Flash误差的数字校正，每一级设定了一位的冗余量。最 S CFB BIAS 11411-029 续处理之前的采样点。采样在时钟的上升沿进行。 CFB CS 图29. 开关电容输入 后一级仅由一个闪存型ADC组成。 输入级包含一个差分差分采样电路，可在差分或单端模式 为实现最佳动态性能，必须保证驱动VIN+的源阻抗与驱 下完成交流耦合或直流耦合。输出级模块能够实现数据对 动VIN−的源阻抗相匹配，并且使输入保持差分平衡。 准、错误校正，且能将数据传输到输出缓冲器。输出缓冲 器需要单独供电，以便将数字输出噪声与模拟内核隔离。 用户能够借助ADC输入端的低通滤波器或带通滤波器，输 输入共模 AD6677的模拟输入端无内部直流偏置。在交流耦合应用 中，用户必须提供外部偏置。建议配置输入以使VCM = 0.5 × 入从直流到300 MHz频率的信号，且不会明显降低ADC的 AVDD(或0.9 V)，以实现最佳性能。芯片通过VCM引脚提供 性能。ADC可对400 MHz模拟输入信号进行处理，但这会 板上共模基准电压。建议使用VCM输出设置输入共模。通 加大ADC的噪声和失真。同步功能用于多个器件之间的同 过VCM引脚提供模拟输入共模电压(典型值为0.5 × AVDD) 步 定 时 。 借 助 一 个 三 线 型 SPI兼 容 的 串 行 接 口 ， 可 对 时，可实现芯片的最佳性能。必须用一个0.1 µF电容对VCM AD6677进行编程和控制。 引脚去耦到地，如“应用信息”部分所述。将该去耦电容放 在该引脚附近，以便将器件与该电容间的串联电阻和电感 降至最低。 Rev. 0 | Page 17 of 48 AD6677 差分输入配置 选择变压器时，需考虑其信号特性。大多数射频变压器在 通过差分输入配置驱动AD6677时，可实现芯片的最佳性 工作频率低于几兆赫兹时，产生饱和现象。信号功率过大 能。在基带应用中，AD8138、ADA4937-1、ADA4938-1和 也可导致磁芯饱和，从而导致失真。 ADA4930-1差分驱动器能够为ADC提供出色的性能和灵活 当输入频率处于第二或更高奈奎斯特区域时，大多数放大 的接口。 器的噪声性能无法满足要求以达到AD6677真正的SNR性 通过AD6677的VCM引脚，可以方便地设置ADA4930-1的 能。在SNR为关键参数的应用中，建议使用的输入配置是 输出共模电压(见图30)；驱动器可以配置为Sallen-Key滤波 差分双巴伦耦合(见图32)。在这种配置中，输入交流耦 器拓扑电路结构，从而对输入信号进行带宽限制。 合，VCM电压通过一个33 Ω电阻提供给各输入。这些电阻 补偿输入巴伦的损耗，向驱动器提供50 Ω阻抗。 15pF 200Ω ADA4930-1 0.1µF 15Ω 5pF 33Ω 120Ω VIN– 入频率和源阻抗。基于这些参数，可能需要调整输入电阻 AVDD 和电容值，或者需要移除一些元件。表9列出了不同输入 ADC 15Ω 频率范围下设置RC网络的建议值。不过，这些值取决于输 VCM VIN+ 入信号和带宽，且只能用作初始参考。请注意，表9中给 15pF 200Ω 出的值分别用于图31和图32中的R1、R2、C1、C2和R3 11411-030 0.1µF 元件。 图30. 利用ADA4930-1进行差分输入配置 表9. RC网络示例 在SNR为关键参数的基带应用中，建议使用的输入配置是 差分变压器耦合，如图31的示例。为实现模拟输入偏置， 须将VCM电压连接到至变压器次级绕组的中心抽头处。 C2 R3 R2 VIN+ R1 49.9Ω C1 ADC R2 R1 0.1µF R3 VCM VIN– 33Ω 0.1µF C2 11411-031 2V p-p 差分 电容 C1 (pF) 8.2 8.2 ≤3.9 串联 电阻 R1 (Ω) 33 15 15 频率 范围 (MHz) 0至100 100至400 >400 图31. 差分变压器耦合配置 C2 2V p-p R3 R1 0.1µF 0.1µF R2 VIN+ 33Ω P S S P 0.1µF 33Ω 0.1µF ADC C1 R1 R2 R3 C2 图32. 差分双巴伦输入配置 Rev. 0 | Page 18 of 48 VIN– 33Ω VCM 0.1µF 11411-032 76.8Ω VIN 在双巴伦和变压器配置中，输入电容和电阻的值取决于输 33Ω 90Ω 串联 电阻 R2 (Ω) 0 0 0 并联 电容 C2 (pF) 15 8.2 ≤3.9 并联 电阻 R3 (Ω) 24.9 24.9 24.9 AD6677 AVDD 频率在第二奈奎斯特区域内的时候，除了使用变压器耦合 输入外，还可以使用可变增益放大器。数字可变增益放大 0.9V 器(DVGA) AD8375具备驱动AD6677所需的良好性能。图33 CLK+ 显示了一个由AD8375通过一个带通抗混叠滤波器驱动 CLK– AD6677的例子。 AD8375 165Ω VPOS 1µH 5.1pF 1nF 4pF 3.9pF 301Ω 165Ω 15pF VCM 1nF 图34. 等效奈奎斯特时钟输入电路 ADC 对于单端低抖动时钟为40 MHz至200 MHz之间的应用，建 20kΩ║2.5pF 议使用RF变压器。图35表示在时钟网络中使用RF变压器的 68nH 实例。对于超出200 MHz的频率，建议使用RF巴伦，如图 11411-033 1000pF 180nH 220nH NOTES 1. ALL INDUCTORS ARE COILCRAFT® 0603CS COMPONENTS WITH THE EXCEPTION OF THE 1µH CHOKE INDUCTORS (COILCRAFT 0603LS). 2. FILTER VALUES SHOWN ARE FOR A 20MHz BANDWIDTH FILTER CENTERED AT 140MHz. 36所示。跨接在变压器次级上的背对背肖特基二极管可以 将输入到AD6677中的时钟信号限制为约差分0.8 V峰峰值。 这样，既可以防止时钟的大电压摆幅馈通至AD6677的其它 图33. 利用AD8376进行差分输入配置 部分，还可以保留时钟信号的快速上升和下降时间，这一 基准电压源 AD6677内置稳定、精确的基准电压源。可通过用SPI改变 点对低抖动性能来说非常重要。 基准电压来调整满量程输入范围。ADC输入范围跟随基准 电压呈线性变化。 CLOCK INPUT 时钟输入考虑 Mini-Circuits® ADT1-1WT, 1:1Z 390pF XFMR 390pF ADC CLK+ 100Ω 50Ω 390pF AD6677可通过两种方式产生输入采样时钟，一种是差分奈 CLK– SCHOTTKY DIODES: HSMS2822 奎斯特采样时钟输入，另一种是RF时钟输入(在内部进行2 或4分频)。时钟输入可通过地址0x09选择，默认配置为奈 11411-035 1µH 4pF 180nH 220nH 11411-034 1000pF 图35. 变压器耦合差分时钟(频率可达200 MHz) 奎斯特时钟输入。为了充分发挥芯片的性能，应利用一个 差分信号作为AD6677奈奎斯特采样时钟输入端(CLK+和 耦合到CLK+和CLK−引脚内。CLK+和CLK−引脚有内部偏 CLOCK INPUT 置(见图34)，无需外部偏置。如果这些时钟输入悬空，应 390pF 25Ω ADC 390pF CLK+ 390pF 1nF CLK– SCHOTTKY DIODES: HSMS2822 25Ω 拉低CLK−，使其略低于CLK+，以防止杂散时钟。 11411-036 CLK−)的时钟信号。该信号通常使用变压器或电容器交流 图36. 巴伦耦合差分时钟(频率可达625 MHz) AD6677奈奎斯特时钟输入支持40 MHz至625 MHz的差分时 某些情况下，需要从单个信号源缓冲或产生多个时钟信 钟。时钟输入结构支持的差分输入电压范围为0.3 V至3.6 V， 号。ADI公司提供的时钟驱动器具有良好的抖动性能，可 因此兼容多种逻辑系列的输入，如CMOS、LVDS和LVPE- 满足这些情况的应用。图37显示典型的PECL驱动器电路， CL。它还支持正弦波输入，但通常较高的压摆率可提供更 它 使 用 诸 如 AD9510、 AD9511、 AD9512、 AD9513、 佳的性能。如“抖动考虑”部分所述，时钟源的抖动是影响 AD9514、 AD9515、 AD9516、 AD9517、 AD9518、 性能的重要参数。如果这些输入悬空，应将CLK−引脚拉 AD9520、 AD9522、 AD9523、 AD9524、 ADCLK905、 低以防止杂散时钟。 ADCLK907和ADCLK925等PECL驱动器。 奈奎斯特时钟输入引脚(CLK+和CLK−)内部偏置为0.9 V， 与10 kΩ并联时典型输入阻抗为4 pF(见图34)。通常，输入 0.1µF CLOCK INPUT AD95xx 时钟与CLK+和CLK−交流耦合。图35至38显示一些典型的 时钟驱动电路，供参考。 CLOCK INPUT 0.1µF 50kΩ 50kΩ ADC 0.1µF PECL DRIVER 240Ω CLK+ 100Ω 0.1µF CLK– 240Ω 图37. 差分PECL采样时钟(频率可达625 MHz) Rev. 0 | Page 19 of 48 11411-037 奈奎斯特时钟输入选项 AD6677 此外，ADI公司还提供LVDS时钟驱动器，具有良好的抖动 建议通过PECL或正弦波信号，以最低600 mV p-p的信号幅 性能。图38显示典型的LVDS驱动器电路，它使用诸如 度驱动AD6677的RF时钟输入。无论采用哪种信号，都必 AD9510、 AD9511、 AD9512、 AD9513、 AD9514、 须考虑到时钟源抖动(见抖动考虑部分说明)。图40显示 AD9515、 AD9516、 AD9517、 AD9518、 AD9520、 AD6677使用RF时钟输入的首选方法。由于信号固有的高 AD9522、AD9523和AD9524等LVDS驱动器。 频特性，建议使用一个50 Ω的传输线，以便将时钟信号路 0.1µF CLK+ AD95xx 50kΩ 0.1µF CLK– 50kΩ ADC 图38. 差分LVDS采样时钟(频率可达625 MHz) RF CLOCK INPUT 50Ω Tx LINE RF时钟输入选项 0.1µF RFCLK 11411-040 LVDS DRIVER 0.1µF 钟输入的附近。 100Ω 11411-038 CLOCK INPUT 由至AD6677的RF时钟输入；同时，将传输线端接到RF时 ADC 0.1µF 50Ω AD6677 RF时钟输入支持625 MHz至1.5 GHz的单端时钟。 图40. 典型RF时钟输入电路 图39显示等效RF时钟输入电路。该输入自偏置到0.9 V，并 图41显示AD9515的LVPECL输出驱动AD6677的RF时钟输 且通常交流耦合。与0.5 pF并联时，其RFCLK引脚上的典型 入。使用RF巴伦或RF变压器，可将来自AD9515的差分 输入阻抗为10 kΩ。 LVPECL输出信号转换为单端信号。建议与RF时钟输入相 0.5pF 关的时钟频率采用该RF巴伦配置。 INTERNAL CLOCK DRIVER RFCLK 11411-039 10kΩ BIAS CONTROL 图39. 等效RF时钟输入电路 VDD 127Ω CLOCK INPUT 0.1µF ADC 127Ω 0.1µF 50Ω Tx LINE AD9515 CLOCK INPUT 0.1µF 0.1µF RFCLK 50Ω LVPECL DRIVER 0.1µF 82.5Ω 82.5Ω 图41. 差分PECL RF时钟输入电路 Rev. 0 | Page 20 of 48 11411-135 CLOCK INPUT AD6677 输入时钟分频器 抖动考虑 AD6677内置一个输入时钟分频器，可对奈奎斯特输入时钟 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 进行1至8整数倍分频。RF时钟输入通过片内预分频器，在 给定的输入频率(fIN)下，由于抖动(tJ)造成的信噪比(SNR)下 信号到达1至8倍分频器之前，对其进行四分频。这使得RF 降计算公式如下： 时钟输入可达到较高的输入频率。可利用地址0x09和0x0B 选择分频倍数。地址0x09用于RF时钟输入的设置，地址 0x0B可设置1至8倍分频器的分频倍数，用于RF时钟输入和 奈奎斯特时钟输入。当分频倍数不为1时，则自动使能占 SNRHF = −10 log[(2π × fIN × tJRMS)2 + 10 − SNRLF /10 ) ] ( 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信 号和模拟输入信号和ADC孔径抖动规格)的均方根。中频 欠采样应用对抖动尤其敏感(如图43所示)。 空比稳定器。 80 RFCLK 0.05ps 0.2ps 0.5ps 1ps 1.5ps MEASURED ÷2 OR ÷4 ÷1 TO ÷8 DIVIDER 75 11411-041 70 图42. AD6677时钟分频器电路 利用外部SYSREF输入信号，可同步AD6677时钟分频器。 通过对地址0x3A的位1和位2进行写操作，可以设置每次收 SNR (dBFS) NYQUIST CLOCK 65 60 到SYSREF信号或者仅第一次收到信号后，对时钟分频器再 步特性可让多个器件的时钟分频器对准，从而保证同时进 50 行输入采样。 1 10 100 1000 INPUT FREQUENCY (MHz) 11411-043 55 同步。有效SYSREF可使时钟分频器复位至初始状态。该同 图43. 信噪比与输入频率和抖动的关系 时钟占空比 典型的高速ADC利用两个时钟边沿产生不同的内部定时信 当孔径抖动可能影响AD6677的动态范围时，应将时钟输入 号，因此，它对时钟占空比非常敏感。通常，为保持ADC 信号视为模拟信号。将时钟驱动器电源与ADC输出驱动器 的动态性能，时钟占空比容差应为±5%。 电源分离，以免在时钟信号内混入数字噪声。低抖动的晶 AD6677内置一个DCS，可对非采样边沿(下降沿)进行重新 体控制振荡器可提供最佳时钟源。如果时钟信号来自其它 定时，并提供标称占空比为50%的内部时钟信号。因此， 用户可提供的时钟输入占空比范围非常广，且不会影响 AD6677的性能。 类型的时钟源(通过门控、分频或其它方法)，则需要在最 后一步中利用原始时钟进行重定时。 如需了解更多与ADC相关的抖动性能信息，请参阅应用笔 输入时钟上升沿的抖动依然非常重要，且无法借助DCS降 低这种抖动。当时钟速率低于40 MHz(标称值)时，占空比 记AN-501：“孔径不确定性与ADC系统性能”和应用笔记 AN-756：“采样系统与时钟相位噪声和抖动的影响”。 控制环路不起作用。当时钟速率产生动态变化时，必须考 虑与环路相关的时间常量。在DCS环路重新锁定输入信号 前，都需要等待1.5 µs至5 µs的时间。在环路处于非锁定状 态时，DCS环路被旁路，内部器件定时取决于输入时钟信 号的占空比。在此类应用中，建议禁用DCS。在所有其它 应用中，建议使能DCS电路，以便获得最佳交流性能。 Rev. 0 | Page 21 of 48 AD6677 功耗和待机模式 置位PDWN(通过SPI端口或将PDWN引脚置位高电平)，可 如图44所示，AD6677的功耗与其采样速率成比例关系。图 使AD6677进入电源休眠模式。在这种状态下，ADC的典 44中的数据是采用与“典型性能参数”部分相同的工作条件 型功耗约为9 mW。将PDWN引脚置位低电平后，AD6677 得出。图44中的IDVDD是IDVDD与IDRVDD之和。 返回正常工作模式。 在电源休眠模式下，通过关闭基准电压、基准电压缓冲 0.5 0.25 0.4 0.20 器、偏置网络以及时钟，可实现低功耗。进入电源休眠模 0.15 0.10 0.2 IDVDD SUPPLY CURRENT (A) TOTAL POWER IAVDD 0.3 须重新充电。因此，唤醒时间与处于电源休眠模式的时间 有关；处于电源休眠模式的时间越短，则相应的唤醒时间 越短。 使用SPI端口接口时，用户可将ADC置于电源休眠模式或 待机模式。如需较短的唤醒时间，可以使用待机模式，该 模式下内部基准电压电路处于通电状态。欲了解更多信 0.05 0.1 息 ， 请 参 阅 “存 储 器 映 射 寄 存 器 描 述 ”部 分 或 应 用 笔 记 0 40 55 70 0 85 100 115 130 145 160 175 190 205 220 235 250 ENCODE FREQUENCY (MSPS) 11411-044 TOTAL POWER (W) 式时，内部电容放电；返回正常工作模式时，内部电容必 AN-877：“通过SPI与高速ADC接口”。 图44. 功耗与编码速率的关系 Rev. 0 | Page 22 of 48 AD6677 噪声整形再量化器 AD6677具有NSR，可在奈奎斯特频带子集内维持高于11位 0 的SNR。接收机的谐波性能不受NSR特性影响。使能时， –20 0 dBFS输入降至−0.6 dBFS。 同时提供两种不同的带宽模式；可通过SPI端口选择。每种 模式下，频带的中心频率可调谐，使IF可以是奈奎斯特频 带范围内的任何频率。 AMPLITUDE (dBFS) NSR给输入信号带来0.6 dB的额外损耗，使得输出引脚上的 250MSPS 180.1MHz AT –1.6dBFS SNR = 72.9dB (74.5dBFS) SFDR = 88dBc (IN-BAND) –40 –60 –80 –100 22%带宽模式(184.32 MSPS时>40 MHz) –140 44%)提供极佳的噪声性能，并可通过将NSR控制寄存器的 0 的频率范围。共有57个可能调谐字(TW)；每步为ADC采 0 样速率的0.5%。以下三个公式分别描述左频带边沿(f0)、通 AMPLITUDE (dBFS) 图45至图47显示AD6677在三个不同调谐字、22%带宽模式 下可以获得的典型频谱。 0 AMPLITUDE (dBFS) –60 –80 –100 0 25 50 75 100 FREQUENCY (Hz) 图47. 22%带宽模式，调谐字 = 41 –60 –80 –100 25 50 75 100 FREQUENCY (Hz) 125 11411-045 –120 0 125 –40 –140 –40 –140 125 –120 250MSPS 180.1MHz AT –1.6dBFS SNR = 72.8dB (74.4dBFS) SFDR = 92dBc (IN-BAND) –20 100 250MSPS 180.1MHz AT –1.6dBFS SNR = 72.9dB (74.5dBFS) SFDR = 87dBc (IN-BAND) –20 道中心(fCENTER)和右频带边沿(f1)： f1 = f0 + 0.22 × fADC 75 图46. 22%带宽模式，调谐字 = 28(fS /4调谐) 使用NSR调谐字寄存器(地址0x3E)中的6位调谐字设置有用 fCENTER = f0 + 0.11 × fADC 50 FREQUENCY (Hz) NSR模式位(地址0x3C)设为0来确定中心。在此模式下，可 f0 = fADC × 0.005 × TW 25 11411-046 第一种带宽模式在22%的ADC采样速率下(奈奎斯特频带的 11411-047 –120 图45. 22%带宽模式，调谐字 = 13 Rev. 0 | Page 23 of 48 AD6677 33%带宽模式(184.32 MSPS时>60 MHz) 0 第二种带宽模式在33%的ADC采样速率下(奈奎斯特频带的 –20 使用NSR调谐寄存器(地址0x3E)中的6位调谐字设置有用的 频率范围。共有57个可能调谐字(TW)；每步为ADC采样 速率的0.5%。以下三个公式分别描述左频带边沿(f0)、通道 AMPLITUDE (dBFS) 66%)提供极佳的噪声性能，并可通过将NSR控制寄存器的 NSR模式位(地址0x3C)设为1来确定中心。在此模式下，可 250MSPS 180.1MHz AT –1.6dBFS SNR = 70.8dB (72.4dBFS) SFDR = 90dBc (IN-BAND) –40 –60 –80 –100 中心(fCENTER)和右频带边沿(f1)： –140 fCENTER = f0 + 0.165 × fADC 0 0 下可以获得的典型频谱。 250MSPS 180.1MHz AT –1.6dBFS SNR = 70.7dB (72.3dBFS) SFDR = 88dBc (IN-BAND) AMPLITUDE (dBFS) 125 –60 –40 –60 –80 –100 –80 –120 –100 –140 0 25 50 75 100 FREQUENCY (Hz) –120 0 25 50 75 100 FREQUENCY (Hz) 125 11411-048 图50. 33%带宽模式，调谐字 = 27 图48. 33%带宽模式，调谐字 = 5 Rev. 0 | Page 24 of 48 125 11411-050 AMPLITUDE (dBFS) 100 250MSPS 180.1MHz AT –1.6dBFS SNR = 70.6dB (72.2dBFS) SFDR = 88dBc (IN-BAND) –20 –40 –140 75 图49. 33%带宽模式，调谐字 = 17(fS /4调谐) 图48至图50显示AD6677在三个不同调谐字、33%带宽模式 –20 50 FREQUENCY (Hz) f1 = f0 + 0.33 × fADC 0 25 11411-049 –120 f0 = fADC × .005 × TW AD6677 数字输出 JESD204B发送顶层描述 图51显示AD6677 JESD204B链路的简化框图。AD6677配置 AD6677数字输出采用JEDEC标准(标准号JESD204B：数据 为使用一个转换器和一个通道。转换器数据输出到SERD- 转换器串行接口)。JESD204B是AD6677通过串行接口(最高 OUT0+/SERDOUT0−。AD6677支持其它配置，如将两个 5 Gbps链路速度)连接数字处理设备的协议。JESD204B接口 转换器的输出组合成单通道，或改变A和B数字输出路径的 的优势包括：数据接口路由所需电路板空间更少，以及转 映射。这些模式可通过寄存器映射中的快速配置寄存器进 换器和逻辑器件的封装更小。AD6677支持单通道和双通道 行设置，并且提供额外的自定义选项。 接口。 默认情况下，AD6677的11位转换器字都被分为两个8位字 JESD204B概述 (数据位为8位)。第一个8位字包括位0 (MSB)到位7。第二个 JESD204B数据发送模块可将来自ADC的并行数据组合成数 8位字包括位8到位10 (LSB)、3个可通过编程设置为0或伪随 据帧，并使用8B/10B编码以及可选数据加扰技术，输出串 机数字的位，以及2个结束位。结束位可以配置为0、伪随 行数据。在初始链路的建立过程中，使用特殊字符可支持 机数字序列，或指示超量程、欠量程以及有效数据条件的 通道同步；而额外的同步则在随后的数据流中实现。需要 控制位。 使相匹配的外部接收机锁定在串行数据流上，并恢复数据 可对生成的两个8位字进行加扰。加扰为可选；该选项可 和 时 钟 。 更 多 有 关 JESD204B接 口 的 详 细 信 息 ， 请 参 见 在传输相似的数字数据模式时避免频谱尖峰。加扰器采用 JESD204B标准。 自同步、基于多项式的算法，由方程1 + x14 + x15定义。接 AD6677 JESD204B发送模块将ADC的输出映射到一个链路 收机中的解扰器也应使用加扰器多项式的自同步版本。 上。该链路配置为使用一对串行差分输出，称为通道。 之后，这两个8位字通过8B/10B编码器进行编码。8B/10B JESD204B规范涉及多个定义链路的参数，并且这些参数必 编码器将8个数据位(1个8位字)编码为一个10位的符号。图 须使JESD204B发射机(AD6677的输出)和接收机相匹配。 52显示11位的数据是如何从ADC中取出、结束位如何添 JESD204B链路可通过下列参数描述： 加、两个8位字如何加扰，以及8位字如何被编码为两个10 • S = 每个帧周期每个转换器发送的样本数(AD6677的值 位符号。图52显示了默认的数据格式。 在数据链路层，除8B/10B编码时，都进行了字符替换，以 为1) • M = 每个转换器件的转换器数(AD6677的值为1) 便接收机监控帧对齐。字符替换发生在帧和多帧的边界 • L = 每个转换器件的通道数(AD6677的值为1) 处，并且它的实现取决于该过程发生在哪个边界上，以及 • N = 转换器分辨率(AD6677的值为11) 是否使能了加扰。 • N’ = 每个样本的总位数(AD6677的值为16) 若禁用了加扰，则采用以下措施： • CF = 每个转换器件每个帧时钟周期的控制字数(AD6677 的值为0) • CS = 每个转换样本的控制位数(可在AD6677上配置为最 高2位) 的最后一个8位字，则发射机以控制字符/A/ = /K28.3/替 换最后那个8位字。 • 对于多帧中的其它帧而言，如果帧内的最后一个8位字 • K = 每个多帧的帧数(可在AD6677上配置) 等于上一帧的最后一个8位字，则发射机以控制字符 • HD = 高密度模式(AD6677的值为0) /F/= /K28.7/替换最后那个8位字。 • F = 每帧的8位字数(AD6677的值为2) • C = 控制位(超量程、上溢、下溢；AD6677提供这些特 若使能了加扰，则采用以下措施： • 如果多帧中最后一帧的最后一个8位字等于0x7C，则发 性) • T = 结束位(AD6677提供该特性) 射机以控制字符/A/ = /K28.3/替换最后那个8位字。 • SCR = 加扰器使能/禁用(可在AD6677上配置) • 对于多帧中的其它帧而言，如果最后一个8位字等于 • FCHK = JESD204B参数的校验和(自动计算并存储在寄存 器映射中) • 如果多帧中最后一帧的最后一个加扰8位字等于上一帧 0xFC，则发射机以控制字符/F/ = /K28.7/替换最后那个8 位字。 Rev. 0 | Page 25 of 48 AD6677 有关JESD204B接口的更多信息，请参见JEDEC标准(标准号 数据传输阶段 204B，2011年7月)。5.1部分的内容包括传输层和数据格式 在数据传输阶段，通过控制字符监控帧对齐。在帧的结尾 的详细信息；5.2部分的内容包括加扰和解扰。 处执行字符替换。出现下列情况时，会对发送器执行字符 替换： JESD204B同步详解 AD6677是一款JESD204B Subclass 1器件，可通过两个控制 信号(SYSREF和SYNC)和一个常用器件时钟实现链路同 步。SYSREF和SYNC是所有转换器实现系统级对齐的常用 • 若禁用了加扰，并且帧或多帧的最后一个8位字等于上 一帧的8位字 • 若使能了加扰，并且多帧的最后一个8位字等于0x7C， 或帧的最后一个8位字等于0xFC 信号。 同步过程分三阶段完成：代码组同步(CGS)、初始化通道 对齐序列(ILAS)和数据传输。若使能加扰，则在数据传输 阶段之前，数据位都不会真正进行加扰，CGS和ILAS阶段 都不执行加扰。 CGS阶段 在CGS阶段，JESD204B的传送模块将传送/K28.5/字符。接 收机(外部逻辑器件)必须使用时钟和数据恢复(CDR)技 术，在输入数据流中定位/K28.5/字符。 一旦在链路通道上检测到一定数量的连续/K28.5/字符，接 收机便产生一个SYSREF边沿信号，以便AD6677的传输数 据建立内部的本地多帧时钟(LMFC)信号。 SYSREF边沿还可复位ADC的任意采样边沿，以使采样实例 表10. ILAS阶段的14种配置8位字 位7 编号 (MSB) 位6 位5 位4 位3 0 DID[7:0] 1 2 3 SCR 4 F[7:0] 5 6 M[7:0] 7 CS[1:0] 8 Subclass[2:0] 9 JESDV[2:0] 10 11 保留，无关位 12 保留，无关位 13 FCHK[7:0] 位2 位1 位 0 (LSB) BID[3:0] LID[4:0] L[4:0] K[4:0] N[4:0] N’[4:0] S[4:0] CF[4:0] 与LMFC同步。这对于在多个器件之间保持同步而言非常 链路设置参数 重要。 以下内容展示了如何配置AD6677 JESD204B接口。配置输出 接收机或逻辑器件对同步信号(SYNCINB±)进行去置位， 的步骤包括： 并且发射机模块开始执行ILAS阶段。 1. 更改配置前先禁用通道。 ILAS阶段 2. 选择快速配置选项。 在ILAS阶段中，发射机发送已知模式，接收机对齐链路中 3. 配置详细选项。 的通道并验证链路参数。 4. 检查JESD204B接口参数的校验和FCHK。 完成SYNC的去置位后(变为高电平)，便进入ILAS阶段。发 送模块开始发送4个多帧。在所需的字符中插入伪采样， 5. 设置其它数字输出配置选项。 6. 再次使能通道。 以便传送完整的多帧。4个多帧包括： 更改配置前先禁用通道 • 多帧1以/R/字符[K28.0]开始，以/A/字符[K28.3]结束。 在改变JESD204B的链路参数前，先禁用链路并保持在复位 • 多帧2以/R/字符开始，后接/Q/ [K28.4]字符，然后是14个 寄存器。通过向地址0x5F的位0写入逻辑1，可完成此设置。 配置8位字的链路配置参数(见表10)，最后以/A/字符结 配置详细选项 束。 配置结束位和控制位，如下所示。 • 多帧3与多帧1相同。 • 多帧4与多帧1相同。 • 由于N’ = 16且N = 11，每个样本都有2个数据位可用于通 过JESD204B链路传输额外信息。可选择结束位或控制 位。默认使用数值为0b00的结束位。 • 结束位是伪数据位，通过链路发送，以使两个8位字完 整；它不传送有关输入信号的任何信息。结束位可以是 固定的零值(默认)，或伪随机数字(地址0x5F的位6)。 Rev. 0 | Page 26 of 48 AD6677 • 除了结束位，还可通过地址0x72(位[7:6])使用一个或两 个控制位。可通过地址0x14(位[7:5])设置结束位。结束 位通过地址0x5F的位6使能。 AD6677具有某些固定的JESD204B接口参数值，具体如下： • N = 11，每个转换器的位数为11(地址0x72，位[3:0]) • N’ = 16，每个样本的位数为16(地址0x73，位[3:0]) • CF = 0，每个转换器每个帧时钟周期的控制字数为0(地 设置通道标识值。 • JESD204B支持以参数标识器件和通道。这些参数在 ILAS阶段时传送，并且可通过内部寄存器访问。 址0x75，位[4:0]) 验证只读数值：每个链路的通道数(L)、每一帧的8位字数 • 有三个标识值：器件标识(DID)、模块标识(BID)和通道 (F)、 转 换 器 数 (M)和 每 个 转 换 器 每 一 帧 的 样 本 数 (S)。 标识(LID)。DID和BID属于器件专有标识，因此可用于 AD6677基于其它设置(特别是快速配置寄存器的选项)计算 标识电路。 某些JESD204B的参数值。此处寄存器映射中的只读数值用 于验证。 设置每个多帧的帧数目K。 • 根据JESD204B规格，多帧定义为一组K个连续帧，K取 值范围为1至32，并且要求8位字的数量位于17至1024之 间。地址0x70(位[7:0])默认将K值设为32。注意，K值为 寄存器值加1。 • K值可更改，但必须满足一定条件。基于JESD204B快速 配置中的设定，AD6677的每帧8位字数(F)是固定值。K 还必须是4的倍数，同时满足下列方程： 该值 • F = 每帧的8位字数可以是1、2或4；从地址0x6F(位[7:0]) 读取该值 • HD = 高密度模式可以是0或1；从地址0x75(位[7])读取 该值 • M = 每个链路的转换器数可以是1或2；从地址0x71(位 [7:0])读取该值 32 ≥ K ≥ Ceil (17/F) • S = 每帧每个转换器的样本数可以是1或2；从地址0x74 • JESD204B规格还指定了每个多帧的8位字的个数，即(K × F)的范围为17至1024。F值通过快速配置设定为固定值， 以确保该关系式为真。 (位[4:0])读取该值 检查JESD204B接口参数的校验和FCHK JESD204B参数可通过JESD204B接口参数的校验和(FCHK) 验证。每个链路都有各自相应的FCHK值。FCHK值在ILAS 表11. JESD204B可配置标识值 ID值 LID DID BID • L = 每个链路的通道数为1；从地址0x6E(位[4:0])读取 寄存器，位 0x67, [4:0] 0x64, [7:0] 0x65, [3:0] 取值范围 0至31 0至255 0至15 的第二个多帧时传送，并可通过内部寄存器读取。 校验和是表12的“编号”列中所列参数的模256求和值。校验 和通过如下方式计算：在参数字段如表12所示被封装入8 加扰、SCR。 位字之前，将其相加。 • 可通过地址0x6E的位7使能或禁用加扰。默认使能加扰。 可从地址0x79中读取FCHK值，它用于将链路配置为从通 根据JESD204B协议，加扰仅在通道完成同步后方有效。 表12. 用于ILAS和校验和计算的JESD204B配置表 选择通道同步选项。 大部分JESD204B接口的同步功能均默认使能，以利于典 型应用。可通过以下方式，在某些情况下禁用或更改这 些特性： • 地址0x5F(位[3:2])可使能ILAS，默认为使能。另外，为 了支持某些特定接口(如NMCDA-SL)，JESD204B接口可 编程设置为禁用ILAS序列或连续重复ILAS序列。 道0输出数据。 位7 编号 (MSB) 位6 位5 0 1 2 3 SCR 4 5 6 7 CS[1:0] 8 Subclass[2:0] 9 JESDV[2:0] 10 Rev. 0 | Page 27 of 48 位4 位3 DID[7:0] 位2 位1 BID[3:0] LID[4:0] L[4:0] F[7:0] K[4:0] M[7:0] N[4:0] N’[4:0] S[4:0] CF[4:0] 位0 (LSB) AD6677 设置其它数字输出配置选项 配置后再使能通道 其它数据格式控制包括： 更改JESD204B链路参数后，应使能链路通道以便开始同 • 串行输出数据极性反转，地址0x60的位1 步。通过向地址0x5F的位0写入逻辑0，可完成此设置。 • ADC数据格式选择(偏移二进制或二进制补码)，地址 0x14的位[1:0] • 解读SYNCINB±和SYSREF±上信号的选项，地址0x3A的 位[4:0] AD6677 IF RECEIVER CONVERTER INPUT CONVERTER SAMPLE CONVERTER JESD204B LANE CONTROL (M = 1, L = 1) SERDOUT0± 11411-051 SYSREF± SYNCINB± 图51. 发射链路简化功能框图 JESD204B TEST PATTERN 10-BIT 8B/10B ENCODER/ CHARACTER REPLACEMENT A8 A9 A10 A11 A12 A13 C0 C1 A0 A1 A2 A3 A4 A5 A6 A7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 SERDOUT0± SERIALIZER E10 E11 E12 E13 E14 E15 E16 E17 E18 E19 E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 SYNC E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 . . . E19 t SYSREF± 11411-052 OPTIONAL SCRAMBLER 1 + x14 + x15 OCTET1 ADC VIN– JESD204B TEST PATTERN 8-BIT OCTET0 VIN+ A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 ADC TEST PATTERN 16-BIT 图52. JESD204B通道的数字处理 表13. JESD204B典型配置 M(转换器数， 地址0x71， 位[7:0]) 1 DATA FROM ADC L(通道数， 地址0x6E， 位[4:0]) 1 F(8位字/帧， 地址0x6F， 位[7:0]，只读) 2 FRAME ASSEMBLER (ADD TAIL BITS) OPTIONAL SCRAMBLER 1 + x14 + x15 图53. ADC输出数据路径 Rev. 0 | Page 28 of 48 S(样本/ADC/帧， 地址0x74， 位[4:0]，只读) 1 8B/10B ENCODER TO RECEIVER HD(高密度模式， 地址0x75，位7， 只读) 0 11411-053 JESD204B 配置设定 0x11(默认) AD6677 表14. JESD204B帧排列监控和校正替换字符 通道同步 开 开 关 开 开 关 帧和通道的排列监控与校正 帧排列监控和校正都属于JESD204B规范的部分内容。11位 字需要占用两个8位字才能完成所有数据的传送。两个8位 字(MSB和LSB，F = 2)组成一帧。正常工作条件下，通过排 列字符实现帧排列监控；满足一定条件时可插入帧的尾部。 表14总结了可进行字符插入的条件，以及各种工作模式下 的期望字符。若使能通道同步，则替换字符值取决于8位 字是位于单帧的尾部，还是位于多帧的尾部。 通过正确接收替换字符，接收机可保证在不同工作模式下 依然与帧边界同步。 DRVDD SERDOUT0+ AD6677具有默认上电的差分数字输出。驱动器电流来自芯 片，并将各输出端的输出电流设置为标称值3 mA。每个输 出都具有100 Ω的动态内部端接电阻，可降低反射干扰。 在每个接收机的输入端放置一个100 Ω差分端接电阻，可实 现标称600 mV p-p的接收机摆幅(见图54)。也可使用单端50 Ω端 接 电 阻 。 使 用 单 端 端 接 电 阻 时 ， 终 端 电 压 必 须 为 DRVDD/2；此外，还可使用端接至任意单端电压的交流耦 合电容。 VRXCM 100Ω SERDOUT0– RECEIVER OR 0.1µF OUTPUT SWING = 600mV p-p 100Ω DIFFERENTIAL TRACE PAIR 100Ω RECEIVER SERDOUT0– OUTPUT SWING = 600mV p-p VCM = DRVDD/2 图55. 直流耦合数字输出端接示例 如果没有远端接收器端接电阻，或者差分走线布线不佳， 可能会导致时序错误。为避免产生时序错误，建议走线长 度不要超过6英寸，差分输出走线应尽可能彼此靠近且长 度相等。 图56显示AD6677通道工作在5 Gbps时的数字输出(默认)数据 眼图、时间间隔误差(TIE)抖动直方图，以及浴盆曲线的 示例。 100Ω DIFFERENTIAL 0.1µF TRACE PAIR VCM = Rx VCM 图54. 交流耦合数字输出端接示例 11411-054 SERDOUT0+ 替换字符 K28.7 K28.3 K28.7 K28.7 K28.3 K28.7 AD6677数字输出可与定制的ASIC和FPGA接收器接口，从 而在高噪声环境中实现出色的开关性能。推荐使用单一点 到点网络拓扑结构，并将单个100 Ω差分端接电阻尽可能靠 近接收器放置。若使用了直流耦合连接(如图55)，则共模 数字输出可自动使自身偏置到AD6677的电源中间位置(即电源 为1.8 V时，共模电压为0.9 V)。对于逻辑电平不在DRVDD电 源边界范围内的接收机，则使用交流耦合连接。在每个输 出引脚上放置一个0.1 µF电容，并在靠近接收机处使用100 Ω 差分端接电阻。 数字输出和时序 DRVDD 是否为多帧中 的最后8位字 否 是 不适用 否 是 不适用 需要替换的字符 帧中的最后8位字重复前一帧内容 帧中的最后8位字重复前一帧内容 帧中的最后8位字重复前一帧内容 帧中的最后8位字等于D28.7 帧中的最后8位字等于D28.3 帧中的最后8位字等于D28.7 11411-055 加扰 关 关 关 开 开 开 附加SPI选项允许用户进一步提高输出驱动器电压摆幅或使 能预加重，从而驱动更长的走线(见表17中的地址0x15)。 使用此选项会提供DRVDD电源的功耗。更多信息见存储 器映射部分。 输出数据格式默认为二进制补码。若要将输出数据格式变 为偏移二进制，请参阅存储器映射部分(表17中的地址 0x14)。 Rev. 0 | Page 29 of 48 AD6677 HEIGHT1: EYE DIAGRAM 400 1 3 – 6000 200 TJ AT BER1: BATHTUB 2 – 300 – 1–2 1–4 5000 100 1–6 0 4000 BER HITS VOLTAGE (mV) PERIOD1: HISTOGRAM 7000 1 1–8 3000 –100 1–10 2000 –200 –300 1–12 1000 1–14 –200 –100 0 TIME (ps) 100 0 200 –10 0 TIME (ps) 10 1–16 –0.5 0 ULS 0.5 11411-056 EYE: ALL BITS OFFSET: 0 –400 ULS: 7000; 993329 TOTAL: 7000; 993329 图56. AD6677数字输出数据眼图、直方图和浴盆图(5 Gbps时外部端接电阻为100 Ω) ADC超量程与增益控制 ADC超量程(OR) 在接收机应用中，需要一种可靠的机制，能够决定转换器 何时发生箝位。标准的溢出指示器能够为模拟输入状态提 供延迟信息，因而在防止箝位方面作用有限。因此，最好 可以设定低于满量程的可编程阈值，以便在发生前降低增 益。另外，由于输入信号的压摆率可能非常高，因此该功 能的延迟时间很关键。 ADC输入端检测到超量程时，ADC超量程指示器将置位。 超量程条件在ADC流水线输出端确定；因此，需要36个 ADC时钟周期延迟。当输入端发生超量程36个时钟周期后， 该位可指示超量程。 利用SPI端口，用户可设置使FD输出有效的阈值。地址 0x45的位0使能快速检测功能。地址0x47至地址0x4A允许 用户设置阈值电平。只要信号低于选定阈值，FD输出即会 保持低电平状态。在该模式下，计算时需要考虑数据的大 小，但无需考虑数据的符号。阈值检测以相同的方式处理 那些超出期望范围(幅度)的正、负信号。 增益开关 AD6677内置电路，可满足存在大动态范围或采用增益范围 放大器应用的需要。该电路允许设置数字阈值，从而可以 对阈值上限和下限进行编程。 其中一个用途是检测特定输入条件下，何时ADC将达到满 量程。最终目的是提供一个指示器，以快速插入衰减器， 防止ADC过驱。 Rev. 0 | Page 30 of 48 AD6677 快速阈值检测(FD) 下限寄存器的值与ADC输出的信号幅度进行比较。比较受 ADC流水线延迟的控制；比较精度取决于转换器分辨率。 阈值下限幅度由下式定义： 当输入信号幅度超过快速检测阈值上限寄存器(地址0x47、 0x48)的设置值时，FD指示器置位。选定阈值寄存器的值 与ADC输出的信号幅度进行比较。快速阈值上限检测具有 4个时钟周期的延迟。近似阈值上限幅度由下式定义： 阈值下限幅度(dBFS) = 20 log (阈值幅度 /213) 例如，要设置−6 dBFS的阈值上限，应将0x0FFF写入这些寄 存器；要设置−10 dBFS的阈值下限，应将0x0A1D写入这些 寄存器。 阈值上限幅度(dBFS) = 20 log (阈值幅度 /213) 在信号降至阈值下限以下且保持时间超过设定的驻留时间 之前，FD指示器不会清零。阈值下限在快速检测阈值下限 寄存器(地址0x49、0x4A)中进行设置。16位快速检测阈值 驻留时间可以在1至65,535个采样时钟周期范围内设置，方 法是将所需值写入快速检测驻留时间寄存器(地址0x4B、 0x4C)。 阈值上限和下限寄存器工作以及驻留时间寄存器的情况如 图57所示。 UPPER THRESHOLD DWELL TIME LOWER THRESHOLD DWELL TIME FD 图57. FD信号的阈值设置 Rev. 0 | Page 31 of 48 TIMER COMPLETES BEFORE SIGNAL RISES ABOVE LT 11411-057 MIDSCALE TIMER RESET BY RISE ABOVE LOWER THRESHOLD AD6677 直流校正(DCC) 由于ADC的直流偏置可能比所测信号大得多，因此，测量 功率前，应利用直流校正电路消除直流偏置。此外，直流 校正电路还可以切换至主信号通路；但如果ADC正在对带 有大量直流电流的时变信号(例如：GSM)进行数字转换时， 则不建议进行切换。 直流校正带宽 直流校正电路是一个可编程带宽高通滤波器，其带宽范围 为0.29 Hz2.387 kHz通过对4个直流校正带宽选择位(地址 0x40的位[5:2])进行写操作，可以控制带宽。下面的公式可 计算直流校正电路的带宽值： 直流校正回读 当前直流校正值可在地址0x41和0x42中回读。直流校正值 为16位值，可以达到整个ADC输入范围。 直流校正冻结 将地址0x40的位6置1可在当前状态下冻结直流校正，并继 续将最近一次更新值用作直流校正值。清除该位，可重新 开始直流校正，并将当前计算值与数据相加。 直流校正使能位 将地址0x40的位1置1可以使能直流校正功能，以便用于输 出数据信号路径。 DC_Corr_BW = 2−k−14 × fCLK/(2 × π) 其中： K是地址0x40的位[5:2]中设置的4位值(0和13之间的值对k 有效)。 fCLK是AD6677 ADC采样速率，单位为赫兹。 Rev. 0 | Page 32 of 48 AD6677 串行端口接口(SPI) http://www.analog.com/AD6673AD6677 SPI允许用户利用ADC 内部的一个结构化寄存器空间来配置转换器，以满足特定 功能和操作的需要。SPI具有灵活性，可根据具体的应用进 行定制。通过串行端口，可访问地址空间、对地址空间进 行读写。存储空间以字节为单位进行组织，并且能进一步 划分成多个区域。各个区域的说明见存储器映射部分。如需 了解详细操作信息，请参阅应用笔记AN-877“通过SPI与高 速ADC接口”。 使用SPI的配置 该ADC的SPI由三部分组成：SCLK引脚、SDIO引脚和CS引 脚(见表15)。SCLK(串行时钟)引脚用于同步从ADC读出的 数据和写入ADC的数据。SDIO(串行数据输入/输出)引脚 双功能引脚允许将数据发送至内部ADC存储器映射寄存器 或从寄存器中读出数据。CS(片选信号)引脚是低电平有效 控制引脚，它能够使能或者禁用读写周期。 表15. 串行端口接口引脚 引脚 SCLK SDIO CS 功能 串行时钟。串行移位时钟输入， 用来同步串行接口的读、写操作。 串行数据输入/输出。双功能引脚；通常用作输入或 输出，取决于发送的指令和时序帧中的相对位置。 片选信号。低电平有效控制信号，用来选通读写周期。 CS的下降沿与SCLK的上升沿共同决定帧的开始。图58为 串行时序图范例，相应的定义见表5。 CS可以在多种模式下工作。CS可始终维持在低电平状态， 从而使器件一直处于使能状态；这称作流。CS 可以在字节 之间停留在高电平，这样可以允许其他外部时序。CS引脚 拉高时，SPI功能处于高阻抗模式。在该模式下，可以开启 SPI引脚的第二功能。 所有数据均由8位字组成。串行数据的每个字节的第一位 表示发出的是读命令还是写命令。这样，就能将SDIO引脚 的数据传输方向从输入改为输出。 除了字长，指令周期还决定串行帧是读操作指令还是写操 作指令，从而通过串行端口对芯片编程或读取片上存储器 内的数据。如果指令是回读操作，则执行回读操作会使 SDIO引脚在串行帧的适当位置由输入变为输出。 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 后，默认采用MSB优先的方式，可以通过SPI端口配置寄存 器来更改数据发送方式。如需了解更多关于该特性及其它 特性的信息，请参阅应用笔记AN-877：“通过SPI与高速 ADC接口”。 硬件接口 表15中所描述的引脚包括用户编程器件与AD6677的串行端 口之间的物理接口。当使用SPI接口时，SCLK引脚和CS引 脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用 作输入引脚；在回读阶段，用作输出引脚。 SPI接口非常灵活，FPGA或微控制器均可控制该接口。应 用笔记AN-812“基于微控制器的串行接口(SPI)启动电路”中 详细介绍了一种SPI配置方法。 当需要转换器充分发挥其全动态性能时，应禁用SPI端口。 SCLK信号、CS信号和SDIO信号通常与ADC时钟是异步 的，因此，这些信号中的噪声会降低转换器性能。如果其 它器件使用板上SPI总线，则可能需要在该总线与AD6677 之间连接缓冲器，以防止这些信号在关键的采样周期内， 在转换器的输入端发生变化。 在一个指令周期内，传输一条16位指令。在指令传输后将 进行数据传输，数据长度由W0位和W1位共同决定。 Rev. 0 | Page 33 of 48 AD6677 SPI访问特性 表16简要说明了可通过SPI访问的一般特性。如需详细了解 这些特性，请参阅应用笔记AN-877：“通过SPI与高速ADC 接口”。AD6677特定器件特性详见“存储器映射寄存器描述 ”部分。 表16. 可通过SPI访问的特性 特性名称 模式 时钟 失调 测试I/O 输出模式 输出相位 输出延迟 VREF 说明 允许用户设置电源休眠模式或待机模式 允许用户通过SPI访问DCS 允许用户以数字方式调整转换器失调 允许用户设置测试模式，以便在输出位上获得已知数据 允许用户设置输出 允许用户设置输出时钟极性 允许用户改变DCO延迟 允许用户设置基准电压 tDS tS tHIGH tCLK tDH tH tLOW CS SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 图58. 串行端口接口时序图 Rev. 0 | Page 34 of 48 D5 D4 D3 D2 D1 D0 DON’T CARE 11411-058 SCLK DON’T CARE AD6677 存储器映射 读取存储器映射寄存器表 存储器映射寄存器表的每一行有8位。存储器映射大致分 为三个部分：芯片配置寄存器(地址0x00至地址0x02)； ADC功能寄存器，包括设置、控制和测试(地址0x08至地 址0xA8)；器件传送寄存器(地址0xFF)。 默认值 存储器映射寄存器表(见表17)记录了每个十六进制地址及 其十六进制默认值。位7 (MSB)栏为给定十六进制默认值的 起始位。例如，输出模式寄存器(地址0x14)的十六进制默 认值为0x01。这表明，位0 = 1，其余位均为0。此设置是默 认输出格式值(二进制补码)。如需了解更多关于该功能及 其它功能的信息，请参阅应用笔记AN-877：“通过SPI与高 速ADC接口”。该应用笔记详细描述了地址0x00至0x21和地 址0xFF所控制的功能，地址0x08和地址0x14除外。其余寄 存器(地址0x08、0x14和地址0x3A至0xA8)参见“存储器映射 寄存器描述”部分。 • “置位”指“将某位设置为逻辑1”或“向某位写入逻辑1”。 • “清除位”指“将某位设置为逻辑0”或“向某位写入逻辑0”。 AD6677复位后，将向关键寄存器内载入默认值。存储器映 像寄存器表(见表17)列出了各寄存器的默认值。 逻辑电平 以下是逻辑电平的术语说明： 传送寄存器映射 地址0x09、地址0x0B、地址0x14、地址0x18和地址0x3A至 地址0x4C是被屏蔽的。因此，向这些地址进行写操作不会 影响器件运行，除非向地址0xFF写入0x01，设置了传输位， 从而发出了传输命令。这样，设置传输位时，就可以在内 部同时更新这些寄存器。设置传输位时，内部进行更新， 然后传输位自动清零。 禁用位置和保留位置 此器件目前不支持表17中未包括的所有地址和位。有效地 址中未使用的位应写为0。在该地址(例如：地址0x18)仅有 部分位处于禁用状态时，才可以对这些位置进行写操作。 如果整个地址(例如：地址0x13)均禁用，则不应对该地址 进行写操作。 Rev. 0 | Page 35 of 48 AD6677 存储器映射寄存器表 此器件目前不支持表17中未包括的所有地址和位。 表17. 存储器映射寄存器 寄存器 地址 (十六 寄存器地址 进制) 名称 0x00 SPI端口配置 位7 (MSB) 0 位6 LSB优先 0x01 芯片ID 0x02 芯片等级 位5 软复位 位4 1 位3 1 位2 软复位 位1 LSB优先 位0 (LSB) 0 AD6677 8位芯片ID是0xC4 速度等级： 保留用于芯片的修订(当前0x0) 00 = 250 MSPS 外部PDWN JESD204B待机 JESD204B功耗模式： ADC功耗模式： 模式； 模式(使用 00 = 普通模式(上电)； 00 = 普通模式(上电)， 0 = PDWN 外部PDWN)： 01 = 电源休眠模式， 01 = 电源休眠模式， 完全掉电， 0 = JESD204B PLL关闭，串行器关闭， 10 = 待机模式， 1 = PDWN 内核不受 时钟停止，数字保持 不影响JESD204B数字电路 使器件 影响， 复位状态； 进入 1 = JESD204B 10 = 待机模式：PLL开启， 待机状态 内核掉电 串行器关闭，时钟停止， (PLL除外) 数字电路保持复位状态 0x08 PDWN模式 0x09 全局时钟 保留 0x0A PLL状态 PLL锁定 状态 0x0B 时钟分频器 0x0D 测试模式 0x10 客户偏移 0x14 输出模式 时钟选择： 00 = 奈奎斯特时钟， 01 = 2分频RF时钟， 10 = 4分频RF时钟， 11 = 时钟关闭 时钟分频相位与编码时钟有关： 0x0 = 0输入时钟周期延迟， 0x1 = 1输入时钟周期被延迟， 0x2 = 2输入时钟周期被延迟， … 0x7 = 7输入时钟周期延迟 用户测试模式周期： 00 = 重复模式 (用户模式1，2，3， 4，1，2，3，4，1，…)； 10 = 单模式(用户模式1， 2，3，4，全零) 长伪随机 数据发生 器复位: 0 = 长PRN 使能， 1 = 长PRN 保持复位 状态 JESD204B CS位分配 (与地址0x72配合使用)： 000 = {超量程||欠量程，有效}， 001 = {超量程，欠量程}， 010 = {超量程||欠量程，空}， 011 = {空，有效}， 100 = {空，空}， 101 = {欠量程，超量程}， 110 = {有效，超量程||欠量程}， 111 = {有效，空} 时钟占空比 稳定器使能 JESD204B 链路就绪 时钟分频比与编码时钟有关： 0x00 = 1分频， 0x01 = 2分频， 0x02 = 3分频， … 0x07 = 8分频 默认值 0x18 注释 0xC4 0x00 只读 0x00 0x01 只读 0x00 数据输出测试生成模式： 0000 = 关(正常模式)， 0001 = 中间电平短， 0010 = 正满量程， 0011 = 负满量程， 0100 = 交替棋盘形式， 0101 = PN长序列， 0110 = PN短序列， 0111 = 1/0字交替， 1000 = 用户测试模式 (使用地址0x0D的位[7:6]和用户模式1，2，3，4)， 1001至1110 = 未使用， 1111 = 斜坡输出 失调调整以LSB为单位，从+31到-32(二进制补码格式)： 01 1111 = 调整输出+31， 01 1110 = 调整输出+30， … 00 0001 = 调整输出+1， 00 0000 = 调整输出0(默认值)， … 10 0001 = 调整输出−31， 10 0000 = 调整输出−32 0x00 ADC输出禁用 0x01 短伪随机 数据发生 器复位: 0 = 短PRN 使能， 1 = 短PRN 保持复位 状态 Rev. 0 | Page 36 of 48 ADC数据 反转： 0 = 正常 (默认)， 1 = 反转 数据格式选择(DFS)： 00 = 偏移二进制， 01 = 二进制补码 若时钟分频器 使能，则DCS 使能 0x00 0x00以外的 时钟分频值 会使DCS 自动启用 AD6677 寄存器 地址 (十六 寄存器地址 位7 进制) 名称 (MSB) 0x15 CML输出调节 0x18 输入范围选择 0x19 用户测试码 1 LSB 用户测试码 1 MSB 用户测试码 2 LSB 用户测试码 2 MSB 用户测试码 3 LSB 用户测试码 3 MSB 用户测试码 4 LSB 用户测试码 4 MSB PLL低编码 速率 0x1A 0x1B 0x1C 0x1D 0x1E 0x1F 0x20 0x21 0x3A SYNCINB±/ SYSREF±控制 0x3C NSR控制 0x3E NSR调谐字 位6 位2 位1 位0 (LSB) JESD204B CML差分输出驱动电平调整： 000 = 标称值的75%(438 mV p-p)， 001 = 标称值的83%(488 mV p-p)， 010 = 标称值的91%(538 mV p-p)， 011 = 标称值[默认值](588 mV p-p)， 100 = 标称值的109%(638 mV p-p)， 101 = 标称值的117%(690 mV p-p)， 110 = 标称值的126%(740 mV p-p)， 111 = 标称值的134%(790 mV p-p) 满量程VREF调整的主要参考： 0 1111 = 内部2.087 V p-p， ... 0 0001 = 内部1.772 V p-p， 0 0000 = 内部1.75 V p-p(默认值)， 1 1111 = 内部1.727 V p-p， … 1 0000 = 内部1.383 V p-p 用户测试码1 LSB；与地址0x0D和地址0x61一同使用 位5 位4 位3 默认值 0x03 0x00 用户测试码1 MSB 用户测试码2 LSB 用户测试码2 MSB 用户测试码3 LSB 用户测试码3 MSB 用户测试码4 LSB 用户测试码4 MSB 00 = 通道速率 > 2 Gbps， 01 = 通道速率 < 2 Gbps JESD204B 重新对齐 SYNCINB±： 0 = 普通模式， 1 = 每次激活 SYNCINB±时 重新对齐 通道 JESD204B 重新对齐 SYSREF±： 0 = 普通 模式， 1 = 每次 激活 SYSREF±时 重新对齐 通道 0x00 SYSREF± 模式： 0 = 连续 复位时钟 分频器， 1 = 仅在 下一个 SYSREF± 上升沿同步 SYSREF± 使能： 0 = 禁用， 1 = 使能 使能 SYNCINB± 缓冲器： 0 = 缓冲器 禁用， 1 = 缓冲器 使能 0x00 带宽模式 (NSR)： 0 = 22%, 1 = 33% NSR使能 0x00 噪声整形再量化器调谐字； 选择噪声传递函数(NTF)的中心频率； 22%模式有57个可能的调谐字(TW)，33%模式有34个可能的调谐字(TW)； 步长为ADC采样速率的0.5% Rev. 0 | Page 37 of 48 0x1C 注释 AD6677 寄存器 地址 (十六 寄存器地址 位7 进制) (MSB) 名称 0x40 直流校正控制 位6 位5 位4 位3 位2 冻结直流 直流校正带宽选择； 校正： 校正带宽为2387.32 Hz/寄存器值；共有14个可能值： 0 = 计算 0000 = 2387.32 Hz， 1 = 冻结值 0001 = 1193.66 Hz， 0010 = 596.83 Hz， 0011 = 298.42 Hz， 0100 = 149.21 Hz， 0101 = 74.60 Hz， 0110 = 37.30 Hz， 0111 = 18.65 Hz， 1000 = 9.33 Hz， 1001 = 4.66 Hz， 1010 = 2.33 Hz， 1011 = 1.17 Hz， 1100 = 0.58 Hz， 1101 = 0.29 Hz， 1110 = 保留， 1111 = 保留 直流校正值LSB[7:0] 0x41 直流校正值0 0x42 直流校正值1 直流校正值MSB[15:8] 0x45 快速检测控制 FD引脚功能： 强制FD 0 = 快速检测， 输出使能： 1 = 超量程 0 = 普通 功能， 1 = 强制到 数值 0x47 0x48 快速检测 阈值上限 快速检测阈值上限[7:0] 快速检测阈值上限[14:8] 0x49 0x4A 快速检测 阈值下限 快速检测阈值下限[7:0] 快速检测阈值下限[14:8] 0x4B 0x4C 0x5E 快速检测 驻留时间 0x5F JESD204B 快速配置 JESD204B 链路控制1 串行结束 位使能： 0 = 多余的 位为0， 1 = 多余的 位为9位PN 位1 使能直流 校正 JESD204B 链路控制2 保留，置0 保留，置0 保留，置0 0x61 JESD204B 链路控制3 保留，置0 保留，置0 测试数据注入点： 01 = 8B/10B输出时的10位 数据， 10 = 加扰输入时的8位 数据 0x64 JESD204B DID 配置 默认值 0x00 注释 0x00 0x00 强制FD 输出值； 若强制FD 引脚为真值， 则FD引脚 输出该数值 使能快速 检测输出 快速检测驻留时间[7:0] 快速检测驻留时间[15:8] JESD204B快速配置，始终回读0x00； 0x11 = M = 1，L = 1；一个转换器，一个通道 JESD204B 保留，置1 ILAS模式： 保留，置1 测试样本 01 = ILAS正常模式使能， 使能 11 = ILAS始终开启， 测试模式 0x60 位0 (LSB) SYNCINB± 逻辑类型： 0 = LVDS (差分)， 1 = CMOS (单端) 保留，置0 发送位反转 0x00 JESD204B 链路掉电； 配置链路 参数时设 为高电平 0x14 保留，置0 0x00 JESD204B测试模式： 0000 = 正常工作(测试模式禁用)， 0001 = 交替棋盘形式， 0010 = 1/0字交替， 0011 = PN序列为PN23， 0100 = PN序列为PN9， 0101= 连续/重复用户测试模式， 0110 = 单用户测试模式， 0111 = 保留， 1100 = PN序列为PN7， 1101 = PN序列为PN15；其它设置未用 JESD204B DID值 Rev. 0 | Page 38 of 48 0x00 始终回读 0x00 AD6677 寄存器 地址 (十六 寄存器地址 进制) 名称 0x65 JESD204B BID配置 0x67 JESD204B LID配置 0x6E JESD204B 加扰器(SCR) 和通道(L)配置 0x6F 0x70 0x71 0x72 JESD204B 参数F JESD204B 参数K JESD204B 参数M JESD204B 参数N/CS , 0x73 JESD204B 参数子类/N’ 0x74 JESD204B 参数S JESD204B 参数HD和CF 0x75 0x76 0x77 0x79 0x80 JESD204B LMFC偏移 0xA8 JESD204B 预加重 器件更新 (全局) 位6 位5 位4 位3 位2 位1 JESD204B BID值 位0 (LSB) 默认值 注释 JESD204B LID值 JESD204B 加扰(SCR)： 0 = 禁用， 1 = 使能 JESD204B通道数(L)；0 = 每链路1个通道(L = 1) 0x80 JESD204B每帧的8位字个数(F)；计算值；只读 只读 JESD204B每个多帧的帧数目(K)； 按照JESD204B规范设置K值，但还必须是四个8位字的倍数 JESD204B转换器数(M)；0 = 1转换器 控制位数(CS)： 00 = 无控制位(CS = 0)， 01 = 1控制位(CS = 1)， 10 = 2控制位(CS = 2) JESD204B子类： 00 = 子类0， 01 = 子类1(默认) 保留，置1 JESD204B HD值； 只读 JESD204B RESV1 JESD204B RESV2 JESD204B CHKSUM JESD204B 输出驱动器 控制 0x8B 0xFF 位7 (MSB) 0x00 ADC转换器分辨率(N)， 0xA = 11位转换器(N = 11) 0x0D JESD204B N’值； 0xF = N’ = 16 0x2F 每个帧周期每个转换器的JESD204B样本数(S)；只读 每链路上每个帧时钟周期的JESD204B控制字(CF)；只读 只读 JESD204B保留字段1 JESD204B保留字段2 JESD204B输出通道校验和值 JESD204B 0x00 驱动器休眠： 0 = 使能， 1 = 休眠 0x00 局部多帧时钟(LMFC)相位偏移值； SYSREF±职位时LMFC相位计数器的复位值； 用于确定性延迟应用 JESD204B预加重使能选项(更多信息请咨询ADI公司)； 设置值0x04时预加重关闭；设置值0x14时预加重开启 0x04 通常不需要 传送设置 存储器映射寄存器描述 PDWN模式(地址0x08) 如需了解有关地址0x00至地址0x21和地址0xFF(地址0x08和 0x14除 外 )所 控 制 功 能 的 更 多 信 息 ， 请 参 阅 应 用 笔 记 AN-877：“通过SPI与高速ADC接口”。 位[7:6]—保留 位5—外部PDWN模式 此位控制PDWN引脚的功能。此位为0时，置位PDWN引 脚会导致器件完全休眠。此位为1时，置位PDWN引脚会 将器件置于待机状态。 Rev. 0 | Page 39 of 48 AD6677 位4—JESD204B待机模式 当外部PDWN引脚用于将器件置于待机模式时，此位控制 JESD204B数字电路的状态。如果此位为0，则JES204B数字 电路不进入待机状态。如果此位为1，当PDWN位置位且 位5为1时，JESD204B电路进入待机状态。 位[3:2]—JESD204B功耗模式 这些位控制JESD204B数字电路的功耗模式。当位[3:2] = 00 时，JESD204B数字电路处于普通模式。当位[3:2] = 01时， JESD204B数字电路处于掉电模式，PLL关闭，串行器关闭， 时钟停止，数字保持复位状态。当位[3:2] = 10时，JESD204B 数字电路处于待机模式，PLL开启，串行器关闭，时钟停 止，数字保持复位状态。 位[1:0]—ADC功耗模式 这些位选择ADC(JESD204B数字电路除外)的功耗模式。当 位[1:0] = 00时，ADC处于普通模式。当位[1:0] = 01时，ADC处 于掉电模式；当位[1:0] = 10时，ADC处于待机模式。 位1—SYSREF±使能 当此位设为低电平时，SYSREF±输入禁用。当此位设为高 电平时，SYSREF±输入使能。 位0—使能SYNCINB±缓冲器 当此位设为低电平时，SYNCINB±输入缓冲器禁用。当此 位设为高电平时，SYNCINB±输入缓冲器使能。 NSR控制(地址0x3C) 位[7:2]—保留 位1—带宽模式(NSR) 位1决定NSR的带宽模式。当位1设为0时，NSR配置为22% 带宽模式，此模式在22%的采样速率下提供更高的SNR性 能。当位1设为1时，NSR配置为33%带宽模式，此模式在 33%的采样速率下提供更高的SNR性能。 位0—NSR使能 当位0为高电平时NSR使能，位0为低电平时NSR禁用。 NSR调谐字(地址0x3E) 输出模式(地址0x14) 位[7:6]—保留 位[5:0]—噪声整形再量化器调谐字 NSR调谐字设置NSR频带的频带边沿。在22%带宽模式下， 共有57个可能的调谐字；在33%带宽模式下，共有34个可 能的调谐字。无论是哪种模式，每步均代表0.5%的ADC采 样速率。有关基于带宽工作模式计算调谐字的公式，请参 见“噪声整形再量化器”部分。 位[7:5]—JESD204B CS位分配 这些位控制JESD204B串行数据流中CS位的功能。 位4—ADC输出禁用 如果此位置1，则禁用ADC的输出数据。 位3—禁用 位2—ADC数据反转 如果此位置1，则反转ADC的输出数据。 直流校正控制(地址0x40) 位[1:0]—数据格式选择 这些位选择输出数据格式。当位[1:0] = 00时，输出数据为 偏移二进制格式；当位[1:0] = 01时，输出数据为二进制补 码格式。 SYNCINB±/SYSREF±控制(地址0x3A) 位[7:5]—保留 位4—JESD204B重新对齐SYNCINB± 当此位设为低电平时，JESD204B链路工作在普通模式。当 此位为高电平时，JESD204B链路在每次SYNCINB±有效置 位时重新对齐。 位3—JESD204B重新对齐SYSREF± 当此位设为低电平时，JESD204B链路工作在普通模式。当 此位为高电平时，JESD204B链路在每次SYSREF±有效置位 时重新对齐。 位7—保留 位6—冻结直流校正 当位6设为低电平时，连续计算直流校正。当位6为高电平 时，不再向信号监控模块更新直流校正，该模块保留最后 一次计算的直流值。 位[5:2]—直流校正带宽选择 位[5:2]设置信号监控直流校正功能的均值时间。该4位字根 据以下公式设置校正模块的带宽： 其中： K是地址0x40的位[5:2]中设置的4位值(0和13之间的值对k有 效；设置14或15与设置13效果相同)。 fCLK是AD6677 ADC采样速率，单位为赫兹。 位2—SYSREF±模式 当此位设为低电平时，时钟分频器在每次SYSREF±置位时 连续复位。当此位设为高电平时，时钟分频器仅在 SYSREF±的下一个上升沿复位。 Rev. 0 | Page 40 of 48 AD6677 位1—使能直流校正 此位设置为高电平时，器件会将直流测量模块的输出与信 号路径中的数据相加，从而从信号路径中移除直流失调。 位0—保留 直流校正值0(地址0x41) 位[7:0]—直流校正值LSB[7:0] 这些位是直流校正值的LSB。 快速检测驻留时间 (地址0x4B和地址0x4C) 地址0x4C的位[7:0]—快速检测驻留时间[15:8] 地址0x4B的位[7:0]—快速检测驻留时间[7:0] 这些寄存器值以ADC采样时钟周期(时钟分频器后)方式， 设置FD输出位清零之前、信号需要保持在阈值下限之下的 最短时间。 JESD204B快速配置(地址0x5E) 直流校正值1(地址0x42) 位[7:0]—JESD204B快速配置 这些位用于快速设置默认JESD204B链路参数：M = 1且L = 1。 位[7:0]—直流校正值MSB[15:8] 这些位是直流校正值的MSB。 JESD204B链路控制1(地址0x5F) 快速检测控制(地址0x45) 位[7:5]—保留 位4—FD引脚功能 当此位设为低电平时，FD引脚用作快速检测输出。当此位 设为高电平时，FD引脚用作超量程指示器。 位7—禁用 位6—串行结束位使能 如果此位置1且CS位未使能，未使用的结束位将用9位LFSR 中的伪随机数序列填充(参见JESD204B 5.1.4)。 位5—JESD204B测试样本使能 位3—强制FD输出使能 此位设置为高电平时，器件会强制FD输出引脚写入该寄存 器(地址0x45)位2中的值。这使得用户可以强制在FD引脚处 输出已知值来用于调试。 位2—强制FD输出值 向位3写入高电平时，器件会强制在FD引脚处输出写入位2 的值。 位1—保留 位0—使能快速检测输出 此位设置为高电平可使能阈值上限FD比较器的输出来驱动 FD输出引脚。 快速检测阈值上限 (地址0x47和地址0x48) 地址0x48的位7—保留 地址0x48的位[6:0]—快速检测阈值上限[14:8] 地址0x47的位[7:0]—快速检测阈值上限[7:0] 这些寄存器提供阈值上限。该15位值会与ADC模块的输出 幅度进行比较。ADC幅度超过该阈值时，如果地址0x45的 位0置位，那么FD输出引脚置位。 快速检测阈值下限 (地址0x49和地址0x4A) 地址0x4A的位7—保留 地址0x4A的位[6:0]—快速检测阈值下限[14:8] 地址0x49的位[7:0]—快速检测阈值下限[7:0] 这些寄存器提供阈值下限。该15位值会与ADC模块的输出 幅度进行比较。如果ADC幅度小于该阈值且保持时间达到 快速检测驻留时间寄存器中设置的周期数，那么FD输出位 清零。 如果置1，则JESD204B测试样本使能，所有链路通道都会 发送长传输层测试样本序列(按照JESD204B第5.1.6.3部分的 规定)。 位4—保留，置1 位[3:2]—ILAS模式 01 = 初始通道对齐序列使能。 11 = 测试模式下初始通道对齐序列始终开启；JESD204B数 据链路层测试模式，所有通道均发送重复通道对齐序列(按 照JESD204B第5.3.3.8.2部分的规定)。 位1—保留，置1 位0—JESD204B链路掉电 如果位0设为高电平，则串行发送链路保持复位状态，时 钟关闭。更改任何链路配置位时，JESD204B发射机必须 掉电。 JESD204B链路控制2(地址0x60) 位[7:5]—保留，置0 位4—SYNCINB±逻辑类型 0 = LVDS差分对SYNCINB±输入(默认)。 1 = CMOS单端SYNCINB±，使用SYNCINB−输入。 位3—禁用 位2—保留，置0 位1—发送位反转 此位置1，10个串行输出位反转。这将使输出信号反相。 位0—保留，置0 JESD204B链路控制3(地址0x61) 位[7:6]—保留，置0 Rev. 0 | Page 41 of 48 AD6677 位[5:4]—测试数据注入点 01 = 8B/10B编码器输出端注入的10位测试产生数据(输入PHY)。 10 = 加扰器输入端注入的8位测试产生数据。 位[3:0]—JESD204B测试模式 0000 = 正常工作(测试模式禁用)。 0001 = 交替棋盘形式。 0010 = 1/0字交替。 0011 = PN23序列。 0100 = PN9序列。 0101= 连续/重复用户测试模式。用户测试码(1, 2, 3, 4)的最 高有效位置于输出端一个时钟周期，然后重复输出用户测 试码(1, 2, 3, 4, 1, 2, 3, 4, 1, 2, 3, 4….)。 0110 = 单用户测试模式。用户测试码(1, 2, 3, 4)的最高有效 位置于输出端一个时钟周期，然后输出全零(输出用户测试 码1, 2, 3, 4；然后输出全零)。 0111 = 保留。 1100 = PN7序列。 1101 = PN15序列。其它 = 未用。 JESD204B器件标识(DID)配置(地址0x64) 位[7:0]—JESD204B器件标识(DID)值 JESD204B空白标识(BID)配置(地址0x65) 位[7:4]—禁用 位[3:0]—JESD204B空白标识(BID)值 JESD204B参数K(地址0x70) 位[7:0]—JESD204B每个多帧的帧数(K) 此寄存器设置JESD204B接口的K值，定义每个多帧的帧数。 该值必须是4的倍数。 JESD204B参数M(地址0x71) 位[7:0]—JESD204B转换器数(M) 0 = 链路连接到一个ADC。仅使用主输入(M = 1)。 JESD204B参数N/CS(地址0x72) 位[7:6]—控制位数(CS) 00 = 每个样本发送0个控制位(CS = 0)。 01 = 每个样本发送1个控制位—超量程位使能(CS = 1)。 10 = 每个样本发送2个控制位—上溢/下溢位使能(CS = 2)。 位[5:4]—禁用 位[3:0]—ADC转换器分辨率(N) 只读位，显示转换器分辨率(14位分辨率回读值为13 (0xD))。 JESD204B参数子类/N’(地址0x73) 位7—保留 位[6:5]—JESD204B子类 当位[6:5]为00时，器件工作在子类0模式；当位[6:5]为01时， 器件工作在子类1模式。 位4—保留 位[3:0]—JESD204B N’值 只读位，显示每个样本的总位数(减1，每样本16位回读值 为15 (0xF))。 JESD204B通道标识(LID)配置(地址0x67) 位[7:5]—禁用 位[4:0]—JESD204B通道标识(LID)值 JESD204B加扰器(SCR)和通道(L)配置(地址0x6E) JESD204B每个帧周期每个转换器的样本数(S)(地址0x74) 位7—JESD204B加扰(SCR) 当此位设为低电平时，加扰器禁用(SCR = 0)。当此位设为 高电平时，加扰器使能(SCR = 1)。 位[7:6]—禁用 位5—保留，置1 位[4:0]—JESD204B每个帧周期每个转换器的样本数(S) 只读位，显示每个帧周期每个转换器的样本数(减1，每个 转换器帧一个样本回读值为0 (0x0))。 位[6:5]—禁用 位[4:0]—JESD204B通道数 0 = 每链路1个通道(L = 1)。 JESD204B参数F(地址0x6F，只读) 位[7:0]—JESD204B每帧8位字数(F) 此寄存器的回读值通过下式计算：F = (M × 2)/L。 F的有效值为F = 2(M = 1且L = 1)。 JESD204B参数HD和CF(地址0x75) 位7—JESD204B高密度(HD)值(只读) Read only bit.始终置为0。 位[6:5]—禁用 位[4:0]—JESD204B每个链路每个帧时钟周期的控制字数 (CF) 只读位。读回0x0。 JESD204B保留1(地址0x76) 位[7:0]—JESD204B保留字段1 此读写寄存器供客户使用。 Rev. 0 | Page 42 of 48 AD6677 JESD204B保留2(地址0x77) JESD204B LMFC偏移(地址0x8B) 位[7:0]—JESD204B保留字段2 此读写寄存器供客户使用。 位[7:5]—保留 位[4:0]—局部多帧时钟相位偏移值 这些位是SYSREF±置位时局部多帧时钟(LMFC)相位计数器 的复位值。这些位用于需要确定性延迟的应用。 JESD204B校验和(地址0x79) 位[7:0]—JESD204B输出通道校验和值 此只读寄存器针对通道自动计算。校验和等于和(通道的所 有链路配置参数)模数256。 JESD204B输出驱动器控制(地址0x80) 位[7:1]—保留 位1—JESD204B驱动器掉电 当此位设为低电平时，JESD204B输出驱动器使能。当此位 设为高电平时，JESD204B输出驱动器掉电。 JESD204B预加重(地址0xA8) 位[7:0]—JESD204B预加重使能选项 这些位用于使能JESD204B输出驱动器的预加重功能。位 [7:0]设置为0x04禁用预加重，设置为0x14使能预加重。 Rev. 0 | Page 43 of 48 AD6677 应用信息 设计指南 在进行AD6677的系统级设计和布局之前，建议设计人员先 熟悉下述设计指南，其中探讨了某些引脚所需的特殊电路 连接和布局布线要求。 电源和接地建议 当连接电源至AD6677时，建议使用两个独立的1.8 V电源。 可隔离AVDD电源，并可将DVDD和DRVDD的电源连在一 起；此时，建议使用1 µH左右的隔离电感。此外，JESD204B PHY电源(DRVDD)和模拟(AVDD)电源亦可连在一起，并 使用独立的电源为数字输出供电(DVDD)。 设计人员可以使用多个不同的去耦电容以适用于高频和低 频。去耦电容应放置在接近PCB入口点和接近器件引脚的 位置，并尽可能缩短走线长度。 铜平面上应有多个通孔，获得尽可能低的热阻路径以通过 PCB底部进行散热。应采用绝缘环氧化物来填充或堵塞这 些通孔。 为了最大化地实现ADC与PCB之间的覆盖与连接，应在 PCB上覆盖一个丝印层，以便将PCB上的连续平面划分为 多个均等的部分。这样，在回流焊过程中，可在ADC与 PCB之间提供多个连接点。而一个连续的、无分割的平面 则仅可保证在ADC与PCB之间有一个连接点。PCB布局范 例可以参考评估板。如需了解有关封装和芯片级封装PCB 布局布线的详细信息，请参阅应用笔记AN-772：“引脚架 构芯片级封装(LFCSP)设计与制造指南”。 VCM AD6677仅需要一个PCB接地层。对PCB模拟、数字和时钟 模块进行合理去耦和巧妙分隔，可以轻松获得最佳性能。 VCM引脚应通过一个0.1 μF电容去耦至地，如图31所示。建 议将一个0.1 µF电容尽可能靠近VCM引脚放置，将另一个 放在VCM与模拟输入网络的连接上。 裸露焊盘散热块建议 SPI端口 为获得最佳的电气性能和热性能，必须将ADC底部的裸露 焊盘连接至模拟地(AGND)。PCB上裸露(无阻焊膜)的连续 铜平面应与AD6677的裸露焊盘匹配。 当需要转换器充分发挥其全动态性能时，应禁用SPI端口。 通常SCLK信号、CS信号和SDIO信号与ADC时钟是异步 的，因此，这些信号中的噪声会降低转换器性能。如果其 它器件使用板上SPI总线，则可能需要在该总线与AD6677 之间连接缓冲器，以防止这些信号在关键的采样周期内， 在转换器的输入引脚端发生变化。 Rev. 0 | Page 44 of 48 AD6677 外形尺寸 0.30 0.25 0.18 32 25 1 24 0.50 BSC *3.75 3.60 SQ 3.55 EXPOSED PAD 17 TOP VIEW 0.80 0.75 0.70 SEATING PLANE 0.50 0.40 0.30 PIN 1 INDICATOR 8 16 0.05 MAX 0.02 NOM COPLANARITY 0.08 0.20 REF 9 BOTTOM VIEW 0.25 MIN FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. *COMPLIANT TO JEDEC STANDARDS MO-220-WHHD-5 WITH EXCEPTION TO EXPOSED PAD DIMENSION. 08-16-2010-B PIN 1 INDICATOR 5.10 5.00 SQ 4.90 图59. 32引脚引脚架构芯片级封装[LFCSP_WQ] 5 mm x 5 mm，超薄四方体 (CP-32-12) 尺寸单位：mm 订购指南 型号1 AD6677BCPZ AD6677BCPZRL7 AD6677EBZ 1 温度范围 −40°C至+85°C −40°C至+85°C −40°C至+85°C 封装描述 32引脚引线框芯片级封装[LFCSP_WQ] 32引脚引线框芯片级封装[LFCSP_WQ] AD6677评估板 Z = 符合RoHS标准的器件。 Rev. 0 | Page 45 of 48 封装选项 CP-32-12 CP-32-12 AD6677 注释 Rev. 0 | Page 46 of 48 AD6677 注释 Rev. 0 | Page 47 of 48 AD6677 注释 ©2013 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D11411sc-0-4/13(0) Rev. 0 | Page 48 of 48