16位、250 kSPS、单极性/双极性
可编程输入PulSAR®ADC
AD7610
功能框图
产品特性
TEMP REFBUFIN REF REFGND VCC VEE DVDD
OVDD
AGND
AD7610
REF
AMP
AVDD
PDREF
DGND
SERIAL
DATAPORT
SERIAL
CONFIGURATION
PORT
16
REF
PDBUF
IN+
SWITCHED
CAP DAC
IN–
OGND
D[15:0]
SER/PAR
BYTESWAP
CLOCK
CNVST
PD
RESET
PARALLEL
INTERFACE
OB/2C
BUSY
CONTROL LOGIC AND
CALIBRATION CIRCUITRY
RD
CS
BIPOLAR
06395-001
多引脚/软件可编程输入范围：
5 V、10 V、±5 V、±10 V
输入范围/模式选择：引脚或串行SPI®兼容
吞吐速率：250 kSPS
16位分辨率、无失码
积分非线性(INL)：典型值±0.75 LSB，最大值±1.5 LSB(FSR的
±23 ppm)
信噪比(SNR)：94 dB(2 kHz)
iCMOS®工艺技术
5 V内部基准电压：典型漂移量为3 ppm/°C
片内温度传感器
无流水线延迟(SAR架构)
并行(16位或8位总线)和串行5 V/3.3 V接口
SPI-/QSPI™-/MICROWIRE™-/DSP兼容
功耗
90 mW @ 250 kSPS
10 mW @ 1 kSPS
48引脚LQFP和LFCSP(7 mm ×7 mm)封装
TEN
图1.
应用
过程控制
医疗仪器
高速数据采集
数字信号处理
仪器仪表
频谱分析
自动测试设备
概述
AD7610是一款16位电荷再分配逐次逼近型(SAR)架构模数
转换器(ADC)，采用ADI公司的 iCMOS高电压工艺制造。
该器件的输入范围和工作模式可通过硬件或专用只写串行
配置端口来配置。AD7610内置一个16位高速采样ADC、
一个内部转换时钟、一个内部基准电压源(和缓冲)、纠错
电路，以及串行和并行系统接口端口。在CNVST的下降沿，
它对IN+和IN−之间的模拟输入电压差进行采样。AD7610
具有四种不同的模拟输入范围：0 V至5 V、0 V至10 V、±5 V和
±10 V。功耗与吞吐量呈线性比例关系。该器件提供无铅
48引脚薄型四方扁平封装(LQFP)和引脚架构芯片级封装
(LFCSP_VQ)两种形式。工作温度范围为−40°C至+85°C。
Rev. A
表1. 48引脚14/16/18位PulSAR的选择
类型
伪差分
100 kSPS至
250 kSPS
AD7651
AD7660
AD7661
500 kSPS至
570 kSPS
AD7650
AD7652
AD7664
AD7666
AD7665
800 kSPS至
1000 kSPS
AD7653
AD7667
真双极性
AD7610
AD7663
真差分
AD7675
AD7676
AD7612
AD7671
AD7951
AD7677
18位,真差分
AD7678
AD7679
AD7674
多通道/同步
>1000
kSPS
AD7621
AD7622
AD7623
AD7641
AD7643
AD7654
AD7655
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的最新英文版数据手册。
AD7610
目录
特性.................................................................................................. 1
应用.................................................................................................. 1
功能框图 ......................................................................................... 1
概述.................................................................................................. 1
修订历史 ......................................................................................... 2
技术规格 ......................................................................................... 3
时序规格.................................................................................... 5
绝对最大额定值............................................................................ 7
ESD警告..................................................................................... 7
引脚配置和功能描述 ................................................................... 8
典型性能参数 .............................................................................. 11
术语................................................................................................ 15
工作原理 ....................................................................................... 16
概述 .......................................................................................... 16
转换器操作 ............................................................................. 16
传递函数.................................................................................. 17
典型连接图 ............................................................................. 18
模拟输入.................................................................................. 19
基准电压输入/输出............................................................... 20
电源 .......................................................................................... 21
转换控制.................................................................................. 22
接口................................................................................................ 23
数字接口.................................................................................. 23
并行接口.................................................................................. 23
串行接口.................................................................................. 24
主机串行接口 ......................................................................... 24
从机串行接口 ......................................................................... 26
硬件配置.................................................................................. 28
软件配置.................................................................................. 28
微处理器接口 ......................................................................... 29
应用信息 ....................................................................................... 30
布局指南.................................................................................. 30
评估性能.................................................................................. 30
外形尺寸 ....................................................................................... 31
订购指南.................................................................................. 31
修订历史
2012年12月—修订版0至修订版A
增加裸露焊盘注释 ....................................................................... 8
更改“电源时序”部分.................................................................. 23
更新“外形尺寸”........................................................................... 31
更改“订购指南”........................................................................... 31
2006年10月—修订版0：初始版
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AD7610
技术规格
除非另有说明，AVDD = DVDD = 5 V；OVDD = 2.7 V至5.5 V；VCC = 15 V；VEE = −15 V；VREF = 5 V，
所有规格均相对于TMIN至TMAX而言。
表2.
参数
分辨率
模拟输入
VIN电压范围
模拟输入CMRR
输入电流
输入阻抗
吞吐速度
完整周期
吞吐速率
直流精度
积分线性误差2
无失码2
差分线性误差2
跃迁噪声
零误差(单极性或双极性)
零误差温度漂移
双极性满量程误差
单极性满量程误差
满量程误差温度漂移
电源灵敏度
交流精度
动态范围
信噪比
信纳比(SINAD)
总谐波失真
无杂散动态范围
–3 dB输入带宽
孔径延迟
孔径抖动
瞬态响应：
内部基准电压源
输出电压
温度漂移
电压调整率
长期漂移
开启建立时间
基准电压缓冲器
REFBUFIN输入电压范围
条件/注释
最小值
16
VIN+ − VIN− = 0 V至5 V
VIN+ − VIN− = 0 V至10 V
VIN+ − VIN− = ±5 V
VIN+ − VIN− = ±10 V
VIN− 至AGND
fIN = 100 kHz
VIN = ±5 V, ±10 V @ 250 kSPS
参见模拟输入部分
−0.1
−0.1
−5.1
−10.1
−0.1
典型值 最大值
+5.1
+10.1
+5.1
+10.1
+0.1
75
100 1
4
250
−1.5
16
−1
±0.75
+1.5
+1.5
0.55
−35
+35
±1
−50
−70
+50
+70
±1
3
AVDD = 5 V ± 5%
VIN= 0 V 至 5 V, fIN= 2 kHz, −60 dB
VIN= 0 V 至 10 V、±5 V、fIN= 2 kHz、−60 dB
VIN= ±10 V , fIN= 2 kHz, −60 dB
VIN = 0 V至5 V，0 V至10 V, fIN= 2 kHz
VIN=±5 V, ±10 V, fIN= 2 kHz
VIN= 0 V 至 5 V, fIN= 20 kHz
VIN = ±5 V, fIN = 2 kHz
VIN= 0 V 至 10 V、±5 V、fIN= 2 kHz
VIN = ±10 V, fIN = 2 kHz
fIN = 2 kHz
fIN = 2 kHz
VIN = 0 V至5 V
满量程阶跃
PDREF = PDBUF = 低电平
REF @ 25°C
–40°C至+85°C
AVDD = 5 V ± 5%
1000小时
CREF = 22 µF
PDREF = 高电平
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92.5
92
93.5
94
94.5
93
94
93.5
92.5
93
93.5
−107
107
650
2
5
500
单位
位
V
V
V
V
V
dB
µA
kSPS
LSB 3
位
LSB
LSB
LSB
ppm/°C
LSB
LSB
ppm/°C
LSB
dB 4
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
kHz
ns
ps rms
ns
4.965
5.000
±3
±15
50
10
5.035
V
ppm/°C
ppm/V
ppm
ms
2.4
2.5
2.6
V
AD7610
参数
外部基准电压源
电压范围
耗用电流
温度引脚
电压输出
温度灵敏度
输出电阻
数字输入
逻辑电平
VIL
VIH
IIL
IIH
数字输出
数据格式
流水线延迟5
VOL
VOH
电源
额定性能
AVDD
DVDD
OVDD
VCC
VEE
工作电流7, 8
AVDD
带有内部基准源
禁用内部基准电压源
DVDD
OVDD
VCC
VEE
功耗
带有内部基准源
禁用内部基准电压源
省电模式9
温度范围10
额定性能
条件/注释
PDREF = PDBUF = 高电平
REF
250 kSPS吞吐速率
最小值
典型值 最大值
单位
4.75
5
30
V
µA
在25 °C条件下
AVDD + 0.1
311
1
4.33
−0.3
2.1
−1
−1
mV
mV/°C
kΩ
+0.6
OVDD + 0.3
+1
+1
V
V
µA
µA
0.4
V
V
5.25
5.25
5.25
15.75
0
V
V
V
V
V
并行或串行16位
ISINK = 500 µA
ISOURCE = –500 µA
OVDD − 0.6
4.75 6
4.75
2.7
7
−15.75
5
5
15
−15
@250 kSPS吞吐量
8
6.3
3.3
0.3
1.4
0.8
0.7
VCC = 15 V, 具有内部基准电压缓冲
VCC = 15 V
VEE = −15 V
@250 kSPS吞吐量
PDREF = PDBUF = 低电平
PDREF = PDBUF = 高电平
PD = 高电平
TMIN至TMAX
90
70
10
−40
mA
mA
mA
mA
mA
mA
mA
110
90
mW
mW
µW
+85
°C
在VIN = 0 V至5 V或0 V至10 V范围内，输入电流通常为40 μA。在所有输入范围内，输入电流与吞吐量成正比。参见模拟输入部分。
使用端点测量线性度，而非最佳拟合。所有线性度均使用5 V外部基准电压测量。
3
LSB表示最低有效位。所有LSB表示的规格并不包括基准电压源引起的误差。
4
所有以dB为单位的规格均参考满量程输入范围FSR。除非另有说明，采用低于满量程0.5 dB的输入信号进行测试。
5
转换完成后立即提供转换结果。
6
4.75 V或VREF – 0.1 V，取较大者。
7
在并行读取模式下进行测试。
8
具有内部基准电压，PDREF = PDBUF = 低电平；内部基准电压禁用，PDREF = PDBUF = 高电平。具有内部基准电压缓冲，PDBUF = 低电平。
9
所有数字输入强制为OVDD。
10
扩展温度范围请咨询销售人员。
1
2
Rev. A | Page 4 of 32
AD7610
时序规格
除非另有说明，AVDD = DVDD = 5 V；OVDD = 2.7 V至5.5 V；VCC = 15 V；VEE = −15 V；VREF = 5 V，所有规格均相对于
TMIN至TMAX而言。
表3.
参数
转换和复位(参见图33和图34)
转换脉冲宽度
转换间隔时间
CNVST 低电平至BUSY高电平延迟
BUSY高电平(不包括转换后主串行读取)
孔径延迟
转换结束至BUSY低电平延迟
转换时间
采集时间
RESET脉冲宽度
并行接口模式(参见图35和图37)
CNVST 低电平至DATA有效延迟
DATA有效到BUSY低电平延迟时间
总线访问请求至DATA有效
总线释放时间
主机串行接口模式1(参见图39和图40)
CS 低电平至SYNC有效延迟
CS 低电平至内部SDCLK有效延迟1
CS 低电平至SDOUT延迟
CNVST 低电平到SYNC延迟时间，转换期间读取
SYNC置位到SDCLK第一沿延迟
内部SDCLK周期2
内部SDCLK高电平2
内部SDCLK低电平2
SDOUT有效设置时间2
SDOUT有效保持时间2
SDCLK最后沿至SYNC延迟2
CS 高电平至SYNC高阻态
CS 高电平至内部SDCLK高阻态
CS 高电平至SDOUT高阻态
转换后主机串行读取中的BUSY高电平2
CNVST 低电平到SYNC延迟时间，转换之后读取
SYNC解除置位到BUSY低电平延迟时间
从机串行/串行配置接口模式1(参见图42、图43和图45)
外部SDCLK、SCCLK设置时间
外部SDCLK有效沿到SDOUT延迟时间
SDIN/SCIN设置时间
SDIN/SCIN保持时间
外部SDCLK/SCCLK周期
外部SDCLK/SCCLK高电平
外部SDCLK/SCCLK低电平
1
2
符号
最小值
t1
t2
t3
t4
t5
t6
t7
t8
t9
10
4
t10
t11
t12
t13
t14
t15
t16
t17
t18
t19
t20
t21
t22
t23
t24
t25
t26
t27
t28
t29
t30
t31
t32
t33
t34
t35
t36
t37
典型值
35
1.45
2
10
1.45
380
10
1.41
20
40
15
2
10
10
10
560
3
30
15
10
4
5
5
45
10
10
10
见表4
1.31
25
5
2
5
5
25
10
10
在串行接口模式中，SDSYNC、SDSCLK以及SDOUT的时序在最大10 pF的负载CL下定义，其它情况下，负载最大值为60 pF。
转换期间串行主机读取模式。转换模式后串行模式读取参见表4。
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最大值
单位
ns
s
ns
s
ns
ns
s
ns
ns
s
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
s
ns
18
ns
ns
ns
ns
ns
ns
ns
AD7610
表4. 转换后主机读取模式的串行时钟时序
DIVSCLK[1]
DIVSCLK[0]
SYNC至SDCLK第一沿延迟最小值
内部SDCLK周期最小值
内部SDCLK周期最大值
内部SDCLK高电平最小值
内部SDCLK低电平最小值
SDOUT有效设置时间最小值
SDOUT有效保持时间最小值
SDCLK最后沿至SYNC延迟最小值
BUSY高电平宽度最大值
1.6mA
TO OUTPUT
PIN
符号
t18
t19
t19
t20
t21
t22
t23
t24
t28
0
0
3
30
45
15
10
4
5
5
2.25
0
1
20
60
90
30
25
20
8
7
3.00
1
0
20
120
180
60
55
20
35
35
4.40
1
1
20
240
360
120
115
20
90
90
7.30
单位
ns
ns
ns
ns
ns
ns
ns
ns
µs
IOL
1.4V
CL
60pF
2V
IOH
tDELAY
tDELAY
2V
0.8V
图2.数字接口时序的负载电路，
SDOUT、SYNC和SCLK输出，CL = 10 pF
2V
0.8V
图3. 用于确定时序的基准电平
Rev. A | Page 6 of 32
06395-003
NOTES
1. IN SERIAL INTERFACE MODES, THE SYNC, SCLK, AND
SDOUT ARE DEFINED WITH A MAXIMUM LOAD
CL OF 10pF; OTHERWISE, THE LOAD IS 60pF MAXIMUM.
0.8V
06395-002
500µA
AD7610
绝对最大额定值
表5.
参数
模拟输入/输出
IN+、IN−1至AGND
REF、REFBUFIN、TEMP、
REFGND至AGND
地电压差
AGND、DGND、OGND
电源电压
AVDD、DVDD、OVDD
AVDD 至 DVDD、AVDD 至 OVDD
DVDD至OVDD
VCC至AGND、DGND
VEE 至 GND
数字输入
PDREF, PDBUF2
内部功耗3
内部功耗4
结温
存储温度范围
1
2
3
4
注意，超出上述绝对最大额定值可能会导致器件永久性
损坏。这只是额定最值，并不能以这些条件或者在任何其
它超出本技术规范操作章节中所示规格的条件下，推断器
件能否正常工作。长期在绝对最大额定值条件下工作会影
响器件的可靠性。
额定值
VEE − 0.3 V至VCC + 0.3 V
AVDD + 0.3 V至
AGND − 0.3 V
±0.3 V
ESD警告
ESD(静电放电)敏感器件。
−0.3 V至+7 V
±7 V
±7 V
–0.3 V至+16.5 V
+0.3 V至−16.5 V
−0.3 V至 OVDD +0.3 V
±20 mA
700 mW
2.5 W
125°C
−65°C至+125°C
带电器件和电路板可能会在没有察觉的情况下放电。
尽管本产品具有专利或专有保护电路，但在遇到高
能量ESD时，器件可能会损坏。因此，应当采取适当
的ESD防范措施，以避免器件性能下降或功能丧失。
参见模拟输入部分。
参见基准电压输入部分。
针对空气中的器件而言：48引脚LQFP封装，θJA = 91°C/W，θJC = 30°C/W。
针对空气中的器件而言：48引脚LFCSP封装，θJA = 26°C/W。
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AD7610
48 47 46 45 44 43 42
REFGND
REF
IN–
VCC
VEE
AGND
IN+
AVDD
TEMP
REFBUFIN
PDREF
PDBUF
引脚配置和功能描述
41 40 39 38 37
AGND 1
36
BIPOLAR
35
CNVST
AGND 3
34
PD
BYTESWAP 4
33
RESET
PIN 1
AVDD 2
OB/2C 5
AD7610
32
CS
OGND 6
TOP VIEW
(Not to Scale)
31
RD
30
TEN
SER/PAR 8
29
BUSY
9
28
D15/SCCS
D1 10
27
D14/SCCLK
D2/DIVSCLK[0] 11
26
D13/SCIN
D3/DIVSCLK[1] 12
25
D12/HW/SW
OGND 7
D0
NOTES
1. FOR THE LEAD FRAME CHIP SCALE PACKAGE (LFCSP), THE EXPOSED
PAD SHOULD BE CONNECTED TO VEE. THIS CONNECTION IS NOT
REQUIRED TO MEET THE ELECTRICAL PERFORMANCES.
06395-004
D11/RDERROR
D10/SYNC
D9/SDCLK
D8/SDOUT
DGND
DVDD
OVDD
OGND
D7/RDC/SDIN
D6/INVSCLK
D4/EXT/INT
D5/INVSYNC
13 14 15 16 17 18 19 20 21 22 23 24
图4. 引脚配置
表6. 引脚功能描述
引脚编号 名称
1, 3, 42
AGND
类型1
P
2, 44
4
AVDD
BYTESWAP
P
DI
5
OB/2C
DI 2
6, 7, 17
OGND
P
8
SER/PAR
DI
9, 10
11, 12
D[0:1]
D[2:3] or
DIVSCLK[0:1]
DO
DI/O
13
D4 or
EXT/INT
DI/O
描述
模拟电源地引脚。所有模拟I/O的地基准点。所有模拟I/O应以AGND为基准，并连接到系统的模
拟接地层。此外，AGND、DGND和OGND电压应保持相同电位。
模拟电源引脚。标称值为4.75 V 至 5.25 V，使用10 μF 和 100 nF电容去耦。
并行模式选择(8位/16位)。高电平时，LSB通过D[15:8]输出，MSB通过D[7:0]输出；低电平时，
LSB通过D[7:0]输出，MSB通过D[15:8]输出。
标准二进制/二进制补码输出。高电平时，数字输出为标准二进制。低电平时，MSB反转，其
内部移位寄存器输出二进制补码。
输入/输出接口数字电源地。数字输出的地基准点。应连接到系统的数字接地，理想情况下与
AGND和DGND保持相同电位。
串行/并行选择输入。
当SER/PAR = 低电平时，选择并行模式。
当SER/PAR = 高电平时，选择串行模式。数据总线的某些位作为串行端口，其余数据位为高阻
抗输出。
并行端口数据输出总线的位0和位1。这些引脚始终是输出，与SER/PAR的状态无关。
在并行模式下，这些输出用作并行端口数据输出总线的位2和位3。
串行数据时钟分频选择。在转换后串行主机读取模式(SER/PAR = 高电平，EXT/INT = 低电平，
RDC/SDIN = 低电平)，这些输入可用于减慢内部生成、用于输出数据的串行数据时钟。在其它
串行模式下，这些引脚为高阻态输出。
在并行模式下，此输出用作并行端口数据输出总线的位4。
串行数据时钟源选择。在串行模式下，此输入用于选择AD7610输出数据的内部生成(主模式)或
外部(从模式)串行数据时钟。
当EXT/INT = 低电平时，主机模式；在SDCLK输出端选择内部串行数据时钟。
当EXT/INT = 高电平时，从机模式；输出数据与连接到SDCLK输入端的外部时钟信号(由CS选通)
同步。
Rev. A | Page 8 of 32
AD7610
引脚编号 名称
14
D5或
INVSYNC
类型1
DI/O
15
D6或
INVSCLK
DI/O
16
D7或
RDC or
DI/O
SDIN
18
OVDD
P
19
20
DVDD
DGND
P
P
21
D8或
SDOUT
DO
22
D9或
SDCLK
DI/O
23
D10或
SYNC
DO
24
D11或
RDERROR
DO
25
D12或
HW/SW
DI/O
26
D13或
SCIN
DI/O
描述
在并行模式下，此输出用作并行端口数据输出总线的位5。
串行数据反转同步选择。在串行主机模式下(SER/PAR = 高电平，EXT/INT = 低电平)。此输入用
于选择SYNC信号的有效状态。
INVSYNC = 低电平时，SYNC为高电平有效。
INVSYNC = 高电平时，SYNC为低电平有效。
在并行模式下，此输出用作并行端口数据输出总线的位6。
在所有串行模式下，反转SDCLK/SCCLK选择。此输入用于反转SDCLK与SCCLK。
INVSCLK = 低电平时，使用SDCLK/SCCLK的上升沿。
INVSCLK = 高电平时，使用SDCLK/SCCLK的下降沿。
在并行模式下，此输出用作并行端口数据输出总线的位7。
转换期间串行数据读取。在串行主机模式下(SER/PAR = 高电平，EXT/INT = 低电平)，RDC用于选
择读取模式。参见主机串行接口部分。
RDC = 低电平时，转换之后读取当前结果。注意，此模式下不能实现最高吞吐量。
RDC = 高电平时，在当前转换期间读取上一次转换结果。
串行数据输入。在串行从模式下(SER/PAR = 高电平，EXT/INT = 高电平)，SDIN可用作菊花链的
数据输入，将两个或更多ADC的转换结果传输到单一SDOUT线路上。读取序列开始之后延迟16个
SDCLK周期，SDIN上的数字数据电平通过SDOUT输出。
输入/输出接口数字电源。此引脚的标称电源与主机接口电源相同为2.5 V、3 V、或5 V，并使用
10 μF 和100 nF电容去耦。
数字电源。标称值为4.75 V至5.25 V，使用10 μF 和100 nF电容去耦。可由AVDD供电。
数字电源地。数字输出的地基准点。应连接到系统数字地，理想情况下与AGND和OGND保持
相同电位。
在并行模式下，此输出用作并行端口数据输出总线的位8。
串行数据输出。在所有串行模式下，此引脚用作与SDCLK同步的串行数据输出。转换结果存储
在片内寄存器中。AD7610以MSB优先方式从内部移位寄存器提供转换结果。数据格式由OB/2C
的逻辑电平决定。
当EXT/INT = 低电平时，(主机模式)SDOUT在SDCLK的上升沿和下降沿均有效。
当EXT/INT = 高电平时(从机模式)。
当INVSCLK = 低电平时，SDOUT在SDCLK的上升沿更新。
当INVSCLK = 高电平时，SDOUT在SDCLK的下降沿更新。
在并行模式下，此输出用作并行端口数据输出总线的位9。
串行数据时钟。在所有串行模式下，此引脚根据EXT/INT引脚的逻辑状态，用作串行数据时钟
的输入或输出。数据SDOUT更新的有效沿取决于INVSCLK引脚的逻辑状态。
在并行模式下，此输出用作并行端口数据输出总线的位10。
串行数据帧同步。在串行主机模式下(SER/PAR = 高电平，EXT/INT = 低电平)，该输出用作数字
输出帧同步信号，配合内部数据时钟使用。
当启动一个读序列且INVSYNC为低电平时，SYNC变为高电平，并在SDOUT输出有效期间保持高
电平。
当启动一个读序列且INVSYNC为高电平时，SYNC变为低电平，并在SDOUT输出有效期间保持低
电平。
在并行模式下，此输出用作并行端口数据输出总线的位11。
串行数据读取错误。在串行从机模式下(SER/PAR = 高电平，EXT/INT = 高电平)，该输出用作未
完成读取错误标志。在当前转换完成时，若数据读取已经开始却并未完成，那么当前数据将丢失，
且RDERROR变为高电平。
在并行模式下，此输出用作并行端口数据输出总线的位12。
串行配置硬件/软件选择。在串行模式下，此输入用于通过硬件或软件配置AD7610。参见硬件
配置部分和软件配置部分。
当HW/SW = 低电平时，利用串行配置寄存器通过软件配置AD7610。
当HW/SW = 高电平时，通过专用硬件输入引脚配置AD7610。
在并行模式下，此输出用作并行端口数据输出总线的位13。
串行配置数据输入。在串行软件配置模式下(SER/PAR = 高电平，HW/SW = 低电平)，此输入用于
将配置数据串行写入串行配置寄存器，MSB优先。此输入引脚上的数据用SCCLK锁存。参见软
件配置部分。
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AD7610
引脚编号 名称
27
D14 or
SCCLK
类型1
DI/O
28
D15 or
SCCS
DI/O
29
BUSY
DO
30
TEN
DI2
31
32
RD
CS
DI
DI
33
RESET
DI
34
PD
DI2
35
36
37
CNVST
BIPOLAR
REF
DI
DI2
AI/O
38
39
40
41
43
45
46
REFGND
IN−
VCC
VEE
IN+
TEMP
REFBUFIN
AI
AI
P
P
AI
AO
AI
47
PDREF
DI
48
PDBUF
DI
49
EPAD 3
NC
1
2
3
描述
在并行模式下，此输出用作并行端口数据输出总线的位14。
串行配置时钟。在串行软件配置模式下(SER/PAR = 高电平，HW/SW = 低电平)，此输入引脚用于
输入数据到SCIN。数据SCIN更新的有效沿取决于INVSCLK引脚的逻辑状态。参见软件配置部分。
在并行模式下，此输出用作并行端口数据输出总线的位15。
串行配置芯片选择。在串行软件配置模式下(SER/PAR = 高电平，HW/SW = 低电平)，此输入使能
串行配置端口。参见软件配置部分。
输出繁忙。开始转换时，此引脚变为高电平，并保持高电平直到转换完成，并且数据被锁存到
片内移位寄存器。BUSY的下降沿可以用作数据就绪时钟信号。注意，在转换后主机读取模式
下(SER/PAR = 高电平，EXT/INT = 低电平，RDC = 低电平)，繁忙时间根据表4发生变化。
输入范围选择。按如下方式与BIPOLAR配合使用
输入范围
BIPOLAR
TEN
0 V至5 V
低电平
低电平
0 V至10 V
低电平
高电平
±5 V
高电平
低电平
±10 V
高电平
高电平
读取数据。CS和RD均为低电平时，使能接口并行或串行输出总线。
片选。CS和RD均为低电平时，使能接口并行或串行输出总线。CS还用于在从串行模式下选通
外部时钟(不用于串行可编程端口)。
复位输入。高电平时，复位AD7610。当前转换(如有)中止。RESET的下降沿将数据输出复位到
全0(OB/2C = 高电平时)，并清空配置寄存器。参见数字接口部分。此引脚如果不用，可以接至。
关断输入。PD = 高电平时，ADC关断。功耗降低，当前转换完成后禁止转换。数字接口在关断
期间仍保持有效。
转换开始。CNVST下降沿使内部采样保持器进入保持状态，并且启动转换。
输入范围选择。参见引脚30的描述。
基准电压输入/输出。PDREF/PDBUF = 低电平时，使能内部基准源与缓冲，在此引脚上产生5 V
电压。PDREF/PDBUF = 高电平时，内部基准源与缓冲禁用，允许使用电压最高为AVDD的外部电
源电压基准。无论是否有内部基准电压与缓冲，都使用至少一个22 µA的去耦电容。参见基准电压
源去耦部分。
基准输入模拟地。连接到模拟接地层。
模拟输入地检测。应连接到模拟接地层或远端检测地。
高电压正电源。标称值为+7 V 至 +15 V。
高电压负电源。标称值为0 V 至 −15 V(在单极性范围内为0 V)。
模拟输入。参考IN−。
温度传感器模拟输出。当内部基准电压源接通时(PDREF = PDBUF = 低电平)使能。参见温度传感器部分。
基准电压缓冲器输入端。当使用带有内部基准电压缓冲的外部基准电压时(PDBUF = 低电平，
PDREF = 高电平)，将2.5 V电压施加于该引脚，在REF引脚上产生5 V电压。参见基准电压输入部分。
内部基准电压省电输入。
低电平时，使能内部基准电压。
高电平时，内部基准电压关断，必须使用外部基准电压。
内部基准电压缓冲省电输入。
低电平时，使能缓冲(使用内部基准电压时必须为低电平)。
高电平时，缓冲关断。
裸露焊盘。底部焊盘不在内部连接。建议将该焊盘焊接至VEE。
AI = 模拟输入；AI/O = 双向模拟；AO = 模拟输出；DI = 数字输入；DI/O = 双向数字；DO = 数字输出；P = 电源。
在串行配置模式下(SER/PAR = 高电平，HW/SW = 低电平)，此输入可以用串行配置寄存器进行编程，该引脚与此无关。参见硬件配置部分和软件配置部分。
仅限LFCSP_VQ封装。
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AD7610
典型性能参数
1.5
1.0
1.0
0.5
0.5
DNL (LSB)
1.5
0
–0.5
–0.5
–1.0
–1.0
–1.5
0
16384
32768
65536
49152
CODE
–1.5
0
16384
图5. 积分非线性与代码的关系
49152
65536
图8. 差分非线性与代码的关系
250
180
NEGATIVE INL
POSITIVE INL
NEGATIVE DNL
POSITIVE DNL
160
200
140
NUMBER OF UNITS
NUMBER OF UNITS
32768
CODE
06395-008
0
06395-005
INL (LSB)
AVDD = DVDD = 5 V、OVDD = 5 V、VCC = 15 V、VEE = −15 V、VREF = 5 V、TA = 25°C。
150
100
120
100
80
60
40
50
–0.8
–0.6
–0.4
–0.2
0
0.2
0.4
0.6
1.0
0.8
INL DISTRIBUTION (LSB)
0
–1.0
06395-006
0
–1.0
–0.8
–0.6
–0.4
–0.2
0
0.4
0.6
0.8
1.0
图9. 差分非线性分布(296个器件)
图6. 积分非线性分布(296个器件)
250000
140000
σ = 0.44
211404
0.2
DNL DISTRIBUTION (LSB)
06395-009
20
127179
132700
σ = 0.51
120000
200000
COUNTS
150000
100000
80000
60000
40000
0
27510
0
0
4
7FFF
8000
8001
8002
20000
22202
8003
8004
0
0
8005
8006
CODE IN HEX
图 7. 一个直流输入的261,120次转换的直方图(码中心)
0
0
0
1072
8000
8001
8002
8003
8004
169
0
0
8005
8006
8007
CODE IN HEX
图 10. 一个直流输入的261,120次转换的直方图(码跃迁)
Rev. A | Page 11 of 32
06395-010
50000
06395-007
COUNTS
100000
AD7610
SNR, SINAD REFERRED TO FULL SCALE (dB)
–20
SNR = 93.4dB
THD = –107dB
SFDR = 114dB
SINAD = 93dB
–40
–60
–80
–100
–120
–140
50
75
100
125
FREQUENCY (kHz)
15.8
15.6
90
15.4
ENOB (Bits)
SNR, SINAD (dB)
92
ENOB
88
15.2
86
15.0
84
14.8
82
14.6
–30
–20
–10
0
–70
120
–80
110
SFDR
100
–90
THD
–100
90
THIRD
HARMONIC
–110
–130
06395-012
FREQUENCY (kHz)
图12. 信噪比(SNR)、信纳比(SINAD)和有效位数(ENOB)与频率的关系
80
SECOND
HARMONIC
70
1
60
100
10
FREQUENCY (kHz)
图 15. 总谐波失真(THD)、谐波和无杂散动态范围(SFDR)与频率的关系
96
96
VIN = 0V TO 5V
VIN = 0V TO 10V
VIN = ±5V
VIN = ±10V
95
VIN = 0V TO 5V
VIN = 0V TO 10V
VIN = ±5V
VIN = ±10V
95
94
SINAD (dB)
94
93
93
92
92
91
91
–35
–15
5
25
45
65
TEMPERATURE (°C)
85
105
125
06395-013
SNR (dB)
–40
–120
14.4
100
10
THD, HARMONICS (dB)
SINAD
90
–55
–50
INPUT LEVEL (dB)
16.0
SNR
1
93.5
图14 信噪比和信纳比与输入电平的关系(以满量程为基准)
96
80
0V TO 10V
0V TO 5V
93.0
–60
图11. FFT 20 kHz
94
94.0
SFDR (dB)
25
±5V
94.5
06395-015
0
06395-011
–160
SNR
SINAD
±10V
90
–55
–35
–15
5
25
45
65
TEMPERATURE (°C)
图16 信纳比与温度的关系
图13. SNR与温度的关系
Rev. A | Page 12 of 32
85
105
125
06395-016
AMPLITUDE (dB OF FULL SCALE)
95.0
fS = 250kSPS
fIN = 19.95kHz
06395-014
0
AD7610
–96
126
VIN = 0V TO 5V
VIN = 0V TO 10V
VIN = ±5V
VIN = ±10V
–100
122
–104
120
SFDR (dB)
THD (dB)
VIN = 0V TO 5V
VIN = 0V TO 10V
VIN = ±5V
VIN = ±10V
124
–108
–112
118
116
114
–116
112
–120
–35
–15
5
25
45
65
85
105
125
TEMPERATURE (°C)
108
–55
06395-017
–124
–55
5
25
45
65
85
125
105
图20.无杂散动态范围与温度的关系(谐波除外)
5.012
5
ZERO ERROR
POSITIVE FS ERROR
NEGATIVE FS ERROR
4
3
5.010
5.008
2
5.006
VREF (V)
1
0
–1
5.004
5.002
–2
5.000
–3
–5
–55
–35
–15
5
25
45
65
85
105
125
TEMPERATURE (°C)
4.996
–55
–15
5
25
45
65
85
105
125
TEMPERATURE (°C)
图18.零误差，正、负满量程与温度的关系
图21.典型基准电压输出与温度的关系(3个器件)
100000
60
10000
OPERATING CURRENTS (µA)
50
40
30
20
10
DVDD
1000
100
10
AVDD
VCC +15V
VEE –15V
ALL MODES
1
0.1
OVDD
0.01
1
2
3
4
5
6
7
REFERENCE DRIFT (ppm/°C)
8
图19.基准电压温度系数分配(247个器件)
0.001
10
PDREF = PDBUF = HIGH
100
1000
10000
100000
SAMPLING RATE (SPS)
图22. 工作电流与采样速率的关系
Rev. A | Page 13 of 32
1000000
06395-022
0
06395-019
0
–35
06395-021
4.998
–4
06395-018
ZERO ERROR, FULL SCALE ERROR (LSB)
–15
TEMPERATURE (°C)
图17. THD与温度的关系
NUMBER OF UNITS
–35
06395-020
110
AD7610
50
PD = PDBUF = PDREF = HIGH
VEE = –15V
VCC = +15V
600
DVDD
OVDD
AVDD
500
OVDD = 2.7V @ 85°C
45
OVDD = 2.7V @ 25°C
40
t12 DELAY (ns)
35
400
300
30
25
OVDD = 5V @ 85°C
20
OVDD = 5V @ 25°C
15
200
10
100
–35
–15
5
25
45
65
TEMPERATURE (°C)
85
105
图23. 省电工作电流与温度的关系
0
0
50
100
150
CL (pF)
图24. 典型延迟时间与负载电容CL 的关系
Rev. A | Page 14 of 32
200
06395-024
0
–55
5
06395-023
POWER-DOWN OPERATING CURRENTS (nA)
700
AD7610
术语
最低有效位(LSB)
最低有效位或LSB是转换器可以表示的最小增量。对于N位
分辨率的模数转换器，LSB用电压表示为：
LSB(V) =
VINp-p (max )
2
N
积分非线性误差(INL)
线性误差是指每个码与一条从负满量程画到正满量程的直线
偏差。用作负满量程的点出现在第一个码跃迁之前的½ LSB
处。正满量程定义为超出最后一个码跃迁1½ LSB的一个电
平。从各码的中点到该直线的距离即为偏差。
差分非线性误差(DNL)
在一个理想ADC中，码跃迁相距1 LSB。差分非线性是指实
际值与此理想值的最大偏差。经常用保证无失码的分辨率
来描述这一规格。
双极性零误差
理想中间电平输入电压(0 V)与产生中间电平输出码的实际电
压之差。
单极性失调误差
第一个码跃迁应对应于一个比模拟地高½ LSB的电平。单极
性失调误差是指实际跃迁与该点的偏差。
满量程误差
当一个模拟电压低于标称满量程1½ LSB时，发生最后一个
码跃迁(从111…10到111…11)。满量程误差是指最后一个
码跃迁的实际电平与理想电平的偏差，用LSB(或满量程范
围的百分比)表示，包括失调误差的影响。与之密切相关的
是增益误差(也用LSB或满量程范围的百分比表示)，其不包
括失调误差的影响。
动态范围
动态范围指满量程的均方根值与−60 dB典型输入下测得的均
方根噪声之比，用分贝(dB)表示。
信噪比(SNR)
SNR指实际输入信号的均方根值与奈奎斯特频率以下除谐
波和直流以外所有其它频谱成分的均方根和之比，用分贝
(dB)表示。
总谐波失真(THD)
THD指前五个谐波成分的均方根和与满量程输入信号的均
方根值之比，用分贝(dB)表示。
信纳比(SINAD)
SINAD指实际输入信号的均方根值与奈奎斯特频率以下包
括谐波但直流除外的所有其它频谱成分的均方根和之比，
用分贝(dB)表示。
无杂散动态范围(SFDR)
输入信号与峰值杂散信号的均方根幅值之差，用分贝(dB)
表示。
有效位数(ENOB)
ENOB指利用正弦波输入测得的分辨率。它与SINAD相
关，计算公式如下：
ENOB = [(SINADdB − 1.76)/6.02]
孔径延迟
孔径延迟用于衡量采集性能，指从CNVST输入的下降沿到
输入信号可进行转换的时间。
瞬态响应：
对AD7610的输入应用满量程阶跃函数之后，AD7610实现
额定精度所需的时间。
基准电压温度系数
基准电压温度系数是利用一批样品器件，分别在T MIN 、
T(25°C)和TMAX测量最大和最小基准输出电压(VREF)，然后
据此得出输出电压在25°C时的典型偏移。它用ppm/°C表
示，计算公式为：
TCVREF ( ppm/°C ) =
VREF ( Max ) – VREF ( Min)
VREF ( 25°C ) × ( TMAX – TMIN )
× 10 6
其中：
VREF(Max)为TMIN、T (25°C)或TMAX时的最大VREF。
VREF(Min)为TMIN、T (25°C)或TMAX时的最小VREF。
VREF(25°C)为25°C时的VREF。
TMAX = +85°C.
TMIN = −40°C。
Rev. A | Page 15 of 32
AD7610
工作原理
IN+
REF
REFGND
MSB
32,768C 16,384C
LSB
4C
2C
C
SWA
SWITCHES
CONTROL
C
BUSY
COMP
OUTPUT
CODE
65,536C
SWB
CNVST
06395-025
IN–
CONTROL
LOGIC
图25. ADC原理示意图
概述
转换器操作
AD7610是一款快速、低功耗、高精度、16位模数转换器
(ADC)，采用逐次逼近型容性数模转换器(CDAC)架构。
AD7610是一款基于电荷再分配DAC的逐次逼近型ADC。
图25显示了该ADC的简化电路图。CDAC包含两个完全相
同的二进制加权电容阵列(各有16个电容)，并连接到两个
比较器输入。
AD7610可以随时使用并行或串行硬件模式输入，或在串行
软件模式中通过配置寄存器，使用专用的仅可进行写操作
的 SPI兼 容 接 口 ， 将 输 入 范 围 配 置 为 四 种 范 围 之 一 。
AD7610采用ADI公司的iCMOS高电压工艺专利技术，支持
0至5 V、0至10 V、±5 V和±10 V输入范围，无需使用传统的
薄膜。仅需一个输入采样周期t8来锁存正确的配置。重新
配置ADC时不需要复位或上电周期。
AD7610能够每秒转换250,000个样本(250 kSPS)，功耗与吞吐
量成线性比例关系，因而适合电池供电系统。
AD7610为用户提供片内采样保持、逐次逼近型ADC，没
有任何流水线延迟，堪称多路复用多通道应用的理想之选。
对于单极性输入范围，AD7610一般需要三个电源：VCC、
AVDD (可为DVDD供电)和OVDD(可与5 V、3.3 V或2.5 V数
字逻辑接口)。对于双极性输入范围，AD7610需要使用额
外的VEE电源。
在采集阶段，与比较器输入相连的阵列端子通过SW+和
SW-连接到AGND。所有独立开关都连接到模拟输入端。
因此，电容阵列用作采样电容，并采集IN+和IN−输入端的
模拟信号。一旦采集阶段结束并且CNVST输入变为低电
平，即启动转换阶段。当转换阶段开始时，SW+和SW-首
先断开。然后，两个电容阵列从输入端断开，连接到
REFGND输入。因此，采集阶段结束时捕获的输入(IN+ 和
IN−)之间差分电压施加于比较器输入端，导致比较器不平
衡。在REFGND和REF之间切换电容阵列的各元件，比较
器 输 入 将 按 照 二 进 制 加 权 电 压 步 进 (V R E F /2、 V R E F /4至
V REF /65536)变化。控制逻辑从MSB优先开始切换这些开
关，使比较器重新回到平衡状态。
完成此过程后，控制逻辑产生ADC输出码，使BUSY输出
为低电平。
该器件采用无铅48引脚LQFP封装或微型LFCSP 7 mm × 7 mm
封装，既节省空间又很灵活。此外，AD7610可以配置为并
行或串行SPI兼容接口。
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AD7610
AD7610利用OB/2C数字输入或通过配置寄存器，可提供两
种输出编码格式：标准二进制和二进制补码。不同VIN模拟
输入范围的理想传递特性和数字输出码参见26和表7。注
意，使用配置寄存器时，无需考虑OB/2C的输入，应连接
到高电平或低电平。
ADC CODE (Straight Binary)
传递函数
111...111
111...110
111...101
000...010
000...001
000...000
–FSR + 1 LSB
+FSR – 1 LSB
+FSR – 1.5 LSB
ANALOG INPUT
图26. ADC理想传递函数
表7. 输出码和理想输入电压
描述
FSR −1 LSB
FSR − 2 LSB
中间电平 + 1 LSB
中间电平
中间电平
−FSR + 1 LSB
−FSR
1
2
VIN = 5 V
4.999924 V
4.999847 V
2.500076 V
2.5 V
2.499924 V
76.3 µV
0V
VIN = 10 V
9.999847 V
9.999695 V
5.000153 V
5.000000 V
4.999847 V
152.6 µV
0V
VREF = 5 V
VIN = ±5 V
+4.999847 V
+4.999695 V
+152.6 µV
0V
−152.6 µV
−4.999847 V
−5 V
VIN = ±10 V
+9.999695 V
+9.999390 V
+305.2 µV
0V
−305.2 µV
−9.999695 V
−10 V
这也是超量程模拟输入(VIN+ − VIN− 大于VREF − VREFGND)对应的码。
这也是超量程模拟输入(VIN+ − VIN− 小于VREF − VREFGND)对应的码。
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标准二进制
0xFFFF 1
0xFFFE
0x8001
0x8000
0x7FFF
0x0001
0x0000 2
数字输出码
二进制补码
0x7FFF1
0x7FFE
0x0001
0x0000
0xFFFF
0x8001
0x80002
06395-026
–FSR
–FSR + 0.5 LSB
AD7610
典型连接图
图27显示使用内部基准电压、串行数据和串行配置接口的AD7610典型连接图。图27所示不同电路均可选择，下文将详述。
DIGITAL
SUPPLY (+5V)
NOTE 5
DIGITAL
INTERFACE
SUPPLY
(+2.5V, +3.3V, OR +5V)
10Ω
ANALOG
SUPPLY (+5V)
100nF
10µF
10µF
AVDD
+7V TO +15.75V
SUPPLY
10µF
100nF
10µF
100nF
AGND
100nF
DGND
10µF
100nF
DVDD
OVDD
VCC
OGND
MICROCONVERTER/
MICROPROCESSOR/
DSP
BUSY
SDCLK
–7V TO –15.75V
SUPPLY
SERIAL
PORT 1
SDOUT
SCCLK
VEE
SERIAL
PORT 2
SCIN
NOTE 6
REF
CREF
22µF
NOTE 4
100nF
NOTE 3
SCCS
REFBUFIN
REFGND
CNVST
AD7610
50Ω
NOTE 7
D
OB/2C
NOTE 2
15Ω
IN+
OVDD
HW/SW
BIPOLAR
CC
ANALOG
INPUT–
2.7nF
TEN
IN–
NOTE 1
CLOCK
NOTE 3
PDREF PDBUF
PD
RD
CS RESET
NOTES
1. SEE ANALOG INPUT SECTION. ANALOG INPUT(–) IS REFERENCED TO AGND ±0.1V.
2. THE AD8021 IS RECOMMENDED. SEE DRIVER AMPLIFIER CHOICE SECTION.
3. THE CONFIGURATION SHOWN IS USING THE INTERNAL REFERENCE. SEE VOLTAGE REFERENCE INPUT SECTION.
4. A 22µF CERAMIC CAPACITOR (X5R, 1206 SIZE) IS RECOMMENDED (FOR EXAMPLE, PANASONIC ECJ4YB1A226M).
SEE VOLTAGE REFERENCE INPUT SECTION.
5. OPTION, SEE POWER SUPPLY SECTION.
6. THE VCC AND VEE SUPPLIES SHOULD BE VCC = [VIN(MAX) +2V] and VEE = [VIN(MIN) –2V] FOR BIPOLAR INPUT RANGES.
FOR UNIPOLAR INPUT RANGES, VEE CAN BE 0V. SEE POWER SUPPLY SECTION.
7. OPTIONAL LOW JITTER CNVST, SEE CONVERSION CONTROL SECTION.
图27. 使用串行接口和串行可编程端口的典型连接图
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06395-027
ANALOG
INPUT +
U1
SER/PAR
AD7610
模拟输入
例如，如果利用IN−检测远程信号地，则传感器与本地
ADC地之间的地电位差将被消除。
在并行模式和串行硬件模式中，使用BIPOLAR(双极性)和
TEN(10伏范围)输入来选择输入范围。引脚详细说明参见
表6，使用引脚或配置寄存器进行模式选择设置参见硬件
配置部分和软件配置部分。注意，使用配置寄存器时，无
需考虑BIPOLAR和TEN输入，应连接到高电平或低电平。
输入结构
图28显示AD7610输入结构的等效电路。
100
90
80
70
CMRR (dB)
输入范围选择
60
50
40
30
0 TO 5V
RANGE ONLY
D1
AVDD
D3
IN+ OR IN–
10
RIN
0
CIN
1
10
100
1000
FREQUENCY (kHz)
D2
D4
图29. 模拟输入CMRR与频率的关系
VEE
AGND
06395-028
CPIN
10000
06395-029
VCC
20
图28. AD7610模拟输入示意图
四个二极管D1至D4为模拟输入IN+ 和 IN−提供ESD保护。
切记，模拟输入信号不得超过供电轨0.3 V以上，否则会造成
二极管正偏，并开始传导电流。这些二极管可以处理最高
120 mA的正偏电流。例如，当输入缓冲的U1电源与AVDD、
VCC和VEE不同时，最终可能会发生这种情况。在这种情
况下，尽管大多数运算放大器的短路电流小于100 mA，仍
可以利用具有短路电流限制的输入缓冲器保护器件。注意，
D3和D4仅在0 V至5 V范围内使用，针对从更高电压范围切换
过来的应用提供额外的保护。
该模拟输入结构支持IN+和IN−之间差分信号的采样。利用
此差分输入可以抑制两个输入共有的小信号，如图29所示，
它显示了典型共模抑制比(CMRR)与频率的关系。
在交流信号采集阶段，模拟输入(IN+和IN−)的阻抗可以看
成是电容CPIN与由RIN和CIN串联构成的网络的并联组合。
CPIN主要包括引脚电容。RIN典型值为5 kΩ，是由串联电阻与
开关的导通电阻构成的集总元件。CIN主要包括ADC采样
电容，其大小取决于所选的输入范围，在0 V至5 V范围内
一般为48 pF，在0 V至10 V和±5 V范围内一般为24 pF，在
±10 V范围内一般为12 pF。在转换阶段，开关断开时，输入阻
抗仅包括CPIN。
由于AD7610的输入阻抗非常高，可以直接由低阻源驱动，
没有增益误差。为了通过AD7610模拟输入电路进一步滤除
噪声，可以在放大器输出和ADC模拟输入之间使用一个外
部单极RC滤波器，如图27所示。然而，较大的源阻抗会显
著地影响交流特性，特别是总谐波失真(THD)。最大的源
阻抗取决于可容许的总谐波失真(THD)。THD性能下降程
度是源阻抗和最大输入频率的函数。
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AD7610
驱动放大器选择
虽然AD7610很容易驱动，但驱动放大器必须满足下列要求：
• 对于多通道、多路复用的应用，驱动放大器和AD7610
模拟输入电路必须使电容阵列以16位水平(0.0015%)建立
满量程阶跃。对于放大器来说，更常见的是规定0.1%至
0.01%的建立时间。这与16位水平的建立时间明显不
同，因此选择驱动器之前应进行验证。运算放大器
AD8021具有超低噪声特性和高增益带宽，即使增益高
达13，它也能达到这一建立时间要求。
• 驱动器放大器所产生的噪声需尽可能低，以保持
AD7610的SNR和转换噪声性能。来自驱动器的噪声由
外部单极点低通滤波器滤除，如图27所示。放大器引起
的SNR性能下降可表示为
SNRLOSS
V
NADC
= 20 log
π
2
2
VNADC + 2 f −3dB (NeN )
AD8021符合这些要求，几乎适合所有应用。AD8021需要
具有类似NPO陶瓷或云母型电容良好线性度的10 pF外部补
偿电容。此外，推荐使用同相+1增益，有助于获得最好的
信噪比。
当需要增益为1的双通道版本时，也可以使用AD8022。如果
不要求高频(100 kHz以上)性能，也可以选择AD829。在增益
为1的应用中，需要82 pF补偿电容。低频应用中需要低偏置
电流时可选择AD8610。
由于AD7610使用大几何形状的高压输入开关，当所用的放
大器处于最大全功率带宽时，可获得最佳线性度性能。使
放大器利用ADC的更多动态范围会增加线性误差。对于需要
更大分辨率的应用，应在驱动AD7610单位增益跟随器之前
额外使用一个具有增益的放大器。推荐的运算放大器见表8。
表8. 推荐的驱动放大器
放大器
ADA4841-x
其中：
VNADC是ADC的噪声，即：
AD829
AD8021
AD8022
AD8610/AD8620
VINp-p
2
VNADC = 2 SNR
10 20
f–3dB是输入滤波器的截止频率(3.9 MHz)。
N为放大器的噪声系数(采用缓冲器配置时为+1)。
eN为运算放大器的等效输入电压噪声密度，单位nV/√Hz。
• 驱动器的THD性能必须适合AD7610。图15所示为驱动
器应该超过的THD与频率的关系。
典型应用
12 V 电源、极低噪声、低失真、低功耗、
低频率
±15 V 电源、极低噪声、低频率
±12 V 电源、极低噪声、高频率
±12 V 电源、极低噪声、高频率、双通道
±13 V电源、低偏置电流、低频率、
单/双通道
基准电压输入/输出
AD7610允许选择极低温度漂移的内部基准电压源、外部基
准电压源或外部缓冲基准电压源。
AD7610的内部基准电压源提供出色的性能，可以用于几乎
所有应用。然而，只有使用外部基准电压源才能保证线性
度性能。
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AD7610
温度传感器
要使用内部基准电压，PDREF和PDBUF输入必须为低电平。
这可以使能片内带隙基准电压源、缓冲器和TEMP传感
器，从而在REF引脚获得5.00 V基准电压。
内部基准电压源通过温度补偿，精度可达到5.000 V ±35 mV。
经过调整后，基准电压源的典型漂移量为3 ppm/°C。此典型
漂移特性如图19所示。
2.5 V外部基准电压源和内部缓冲(REF = 5 V) (PDREF = 高
电平，PDBUF = 低电平)
要使用带内部缓冲的外部基准电压源，PDREF应为高电
平，PDBUF应为低电平。这样会关断内部基准电压源，使
2.5 V基准电压施加于REFBUFIN，在REF引脚产生5 V电压。内
部基准电压缓冲器在多转换器应用中很有用，因为这些应
用通常需要一个缓冲器。
5V 外部基准电压(PDREF = 高电平，PDBUF = 高电平)
要 直 接 通 过 REF引 脚 使 用 外 部 基 准 电 压 源 ， PDREF和
PDBUF都应为高电平。PDREF和PDBUF会分别关断内部基
准电压源和内部基准电压缓冲。为改善温漂性能，推荐使
用ADR445或ADR435等外部基准电压源。
基准电压源去耦
无论是使用内部基准源还是外部基准源，AD7610的基准电
压输入(REF)都具有动态输入阻抗，因此应利用低阻抗源
驱动REF，REF与REFGND输入之间应有效去耦。此去耦取
决于选择何种基准电压源，但通常包括一个连接到REF和
REFGND、具有最低寄生电感的低ESR电容。当使用内部
基准电压源或ADR445/ADR435外部基准电压源时，22 μF
(X5R、1206尺寸)的陶瓷芯片电容(或47 μF钽电容)较为合适。
基准电压去耦电容的位置对于AD7610的性能也很重要。去
耦电容与ADC应位于同一侧，并且应利用粗PCB走线将去
耦电容安装在REF引脚处。REFGND也应以最短距离连接
到基准源去耦电容，并通过数个过孔连接到模拟地。
对于使用多个AD7610或其它PulSAR器件的应用，使用内
部基准电压缓冲器来缓冲2.5 V外部基准电压会更有效。
基准电压源温度系数(TC)会直接影响满量程，因此，在满
量程精度非常重要的应用中，必须特别注意温度系数。
例如，基准电压源±15 ppm/°C的温度系数将使满量程以
±1 LSB/°C的幅度改变。
使能内部基准电压源(PDREF = PDBUF = 低电平)时，片内
温度传感器输出(TEMP)使能，可用于测量AD7610的温度。
为了提高整个温度范围内的校准精度，将TEMP引脚的输
出连接至模拟开关(例如ADG779)的一路输入，ADC则用
于测量其自身温度。这种配置如图30所示。
TEMP
ADG779
IN+
ANALOG INPUT
CC
TEMPERATURE
SENSOR
AD7610
06395-030
内部基准电压 (REF = 5 V)
(PDREF = 低电平，PDBUF = 低电平)
图30. 使用温度传感器
电源
AD7610使用5组电源引脚：
•
•
•
•
•
AVDD：5 V模拟内核电源
VCC：模拟高压正电源
VEE：高压负电源
DVDD：5 V数字内核电源
OVDD：数字输入/输出接口电源
内核电源
AVDD和DVDD分别为AD7610模拟和数字内核供电。这些
电源需要足够的去耦，每个电源上至少包括一个10 μF电容
和100 nF电容。100 nF电容应尽可能靠近AD7610。为了减
少所需电源的数量，DVDD可以通过一个简单的RC滤波器
从模拟电源供电，如图27所示。
高压电源
器件需要高压双极性电源VCC和VEE，这些电源至少应比
最大输入VIN大2 V。
例如，如果使用双极10 V范围，电源至少应为±12 V。这些
电源也需要足够的去耦，每个电源上至少包括一个10 μF电
容和100 nF电容。对于单极性操作，VEE电源可以接地，THD
性能会略有降低。
数字输出电源
OVDD为数字输出供电，可以与工作在2.3 V至5.25 V范围的
任何逻辑直接接口。OVDD应设置为与系统接口相同的电
平。该电源需要足够的去耦，至少应包括10 μF电容和100 nF
电容；100 nF电容应尽可能靠近AD7610。
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AD7610
关断
电源时序
AD7610要求控制AVDD和DVDD电源的上电时序。AVDD
应先于或与DVDD同时上电。这可以利用图27中的配置或
按照这种方式供电来实现。其它电源的时序可根据需要控
制，只要遵从绝对最大额定值要求即可。AD7610在宽频率
范围内对AVDD电源变化非常不敏感，如图31所示。
80
EXT REF
75
AD7610由CNVST输入控制。CNVST上必须出现下降沿才
能启动转换。转换过程的详细时序图如图33所示。一旦启
动转换，就无法重新开始或中止，甚至通过关断输入PD也
不行，只有等到转换完成。CNVST信号独立工作，与CS和
RD信号无关。
65
PSRR (dB)
也可通过配置寄存器设置实现关断。详情参见软件配置
部分。注意，使用配置寄存器时，无需考虑PD输入，应连
接到高电平或低电平。
转换控制
INT REF
70
设置PD = 高电平可关断AD7610，从而将电源电流降至其
最小值，如图23所示。当ADC关断时，电流转换(如果有)
完成，数字总线保持有效。为了进一步降低数字电源电
流，输入应驱动至OVDD或OGND。
60
55
50
45
40
35
t2
1
10
100
1000
10000
FREQUENCY (kHz)
06395-031
30
t1
CNVST
图31. AVDD PSRR与频率的关系
BUSY
AD7610在每个转换阶段结束时自动降低功耗。在采集阶
段，工作电流非常低，因此当转换速率降低时，功耗显著
降低(参见图32)。这一特性使得AD7610非常适合电池供电
的极低功耗应用。
应当注意，即使在采集阶段，数字接口仍保持有效。为了
进一步降低工作数字电源电流，数字输入应驱动至接近供
电轨(即OVDD和OGND)。
MODE
ACQUIRE
CONVERT
ACQUIRE
t7
t8
CONVERT
图33. 基本转换时序
虽然CNVST是一个数字信号，但设计时应特别注意，应当采
用快速、干净的边沿以及过冲/欠冲或响铃振荡极小的电平。
针对SNR性能至关重要的应用，CNVST信号的抖动应非常
低。可以使用专用振荡器来产生CNVST，或者用高频、低
抖动时钟为CNVST提供时钟，如图27所示。
100
10
PDREF = PDBUF = HIGH
1
10
100
1000
10000
100000
SAMPLING RATE (kSPS)
1000000
06395-032
POWER DISSIPATION (mW)
t6
t5
CNVST走线应该用地屏蔽，并在驱动此线路的器件输出端
附近增加一个低阻值(例如50 Ω)的串行电阻。
1000
1
t4
t3
06395-033
功耗与吞吐量
图32. 功耗与采样速率的关系
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AD7610
接口
CS = RD = 0
AD7610具有多功能数字接口，可以设置为串行或并行接口
与主机连接。串行接口与并行数字总线复用。AD7610数字
接口也支持2.5 V、3.3 V 或 5 V逻辑。在大多数应用中，OVDD
电源引脚连接到主机系统接口的2.5 V 至 5.25 V数字电源。
最后，利用OB/2C输入引脚可以选择标准二进制或二进制
补码编码方式。
CS和RD这两个信号控制数字接口。只要至少其中一个信
号为高电平，接口输出便处于高阻态。通常而言，在多电
路应用中，CS用于选择各AD7610，并在单AD7610设计中
保持低电平。RD一般用于使能数据总线上的转换结果。
复位
RESET输入用于复位AD7610。RESET的上升沿中断当前的
转换(如果有)并使数据总线为三态。RESET的下降沿复位
AD7610，清空数据总线和配置寄存器。RESET时序参
见图34。
t1
CNVST
t10
BUSY
t4
t3
DATA
BUS
t11
PREVIOUS CONVERSION DATA
06395-035
数字接口
NEW DATA
图35. 读取时的主机并行数据时序(连续读取)
从机并行接口
在从机并行读取模式下，可以在每次转换之后，即下一个
采集阶段读取数据，也可以在下一次转换期间读取数据，
如图36和37所示。如果在转换期间读取数据，建议仅在转
换阶段的前半段读取。这可以避免数字接口和最关键的模
拟转换电路的电压瞬变之间出现馈通。
CS
t9
RD
RESET
BUSY
BUSY
DATA
BUS
CNVST
DATA
BUS
CURRENT
CONVERSION
t12
图34. RESET时序
06395-036
06395-034
t8
t13
图36. 读取时的从机并行数据时序(转换之后读取)
并行接口
CS = 0
当SER/PAR处于低电平时，AD7610使用并行接口。
t1
CNVST,
RD
主机并行接口
BUSY
t4
t3
DATA
BUS
PREVIOUS
CONVERSION
t12
t13
图37. 读取时的从机并行数据时序(转换期间读取)
Rev. A | Page 23 of 32
06395-037
将CS和RD置为低电平可以连续读取数据，这样仅需要极
少的微处理器连接。不过，在这种模式下，数据总线一直被
占用，不能用于共享总线的应用(除非器件保持复位状态)。
图35展示了此模式的时序。
AD7610
8位接口(主机或从机)
主机串行接口
BYTESWAP引脚可以与8位总线无缝接口。如图38所示，
当BYTESWAP为低电平时，最低有效字节通过D[7:0]输出，最
高有效字节通过D[15:8]输出。当BYTESWAP为高电平时，
LSB字节与MSB字节交换，LSB通过D[15:8]输出，MSB通过
D[7:0]输出。如果将BYTESWAP连接到地址线，则16位数
据可以分两个字节通过D[15:8]或D[7:0]读取。此接口可以
在主机和从机并行读取模式下使用。
在 D[10:2]上 复 用 ， 并 用 于 主 机 串 行 接 口 的 引 脚 包 括 ：
DIVSCLK[0]、 DIVSCLK[1]、 EXT/INT、 INVSYNC、
INVSCLK、RDC、SDOUT、SDCLK和SYNC。
CS
RD
内部时钟(SER/PAR = 高电平，EXT/INT = 低电平)
当EXT/INT引脚处于低电平时，AD7610产生并提供串行数
据时钟SDCLK。AD7610还产生一个SYNC信号，以告知主
机串行数据何时有效。SDCLK和SYNC信号可以反转，如果需
要可以分别使用INVSCLK和INVSYNC输入。因此，根据
RDC的输入状态不同，可以在各次转换之后或在下一转换
期间读取数据。图39和图40为这两种方式的详细时序图。
转换之后读取(RDC = 低电平，DIVSCLK[1:0] = [0至3])
BYTESWAP
HI-Z
HIGH BYTE
t12
PINS D[7:0]
HI-Z
LOW BYTE
t12
LOW BYTE
HI-Z
t13
HIGH BYTE
HI-Z
06395-038
PINS D[15:8]
图38. 8位和16位并行接口
串行接口
AD7610提 供 一 个 串 行 接 口(SPI兼 容 )，可 在数 据引 脚 D
[15:2]上 实 现 多 路 复 用 。 当 SER/PAR处 于 高 电 平 时 ，
AD7610使用串行接口。
数据接口
AD7610以MSB优先方式在SDOUT引脚上输出16位数据。
此数据与SDCLK引脚上提供的16个时钟脉冲同步。输出数
据在数据时钟的上升沿和下降沿均有效。
串行配置接口
AD7610的串行配置引脚也与数据引脚D[15:12]复用，所以
只有在串行模式下才可以通过串行配置寄存器进行配置。
更多信息参见硬件配置部分和软件配置部分。
设置RDC=低电平时，允许转换之后读取的模式。AD7610
速率上限为250kSPS，转换之间的时间t2 = 4μs，所以此模式
是最值得推荐的串行模式。与其它串行模式不同，BUSY
信号在输出16个数据位后、转换阶段结束前返回低电平，
因此BUSY的宽度更长(BUSY时序规格参见表4)。DIVSCLK
[1:0]输入控制SDCLK周期和SDOUT数据速率。因此，最大
吞吐量只能通过两个DIVSCLK[1:0]设置实现。在此模式
下，AD7610产生不连续的SDCLK，也可以使用支持SPI和
串行端口的固定周期和主机。
转换期间读取 (RDC = 高电平)
设置RDC = 高电平时，允许主机在转换期间读取(上一次转
换结果)的模式。在此模式下，串行时钟和数据在适当的时
刻反转，从而使数字活动与关键转换判断之间的可能馈通
降至最低。在此模式下，由于最低有效位需要更多的建立
时间，因此SDCLK的周期会改变，SDCLK可以从SAR转换
周期获得。在此模式下，AD7610产生不连续的两种不同周
期SDCLK，主机应使用SPI接口。
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AD7610
EXT/INT = 0
RDC/SDIN = 0
INVSCLK = INVSYNC = 0
CS, RD
t3
CNVST
t28
BUSY
t30
t29
t25
SYNC
t18
t19
t14
t20
t24
t21
1
2
D15
D14
SDCLK
3
14
15
D2
D1
t26
16
t15
t27
X
t16
D0
06395-039
SDOUT
t23
t22
图39. 读取时的主机串行数据时序(转换之后读取)
EXT/INT = 0
RDC/SDIN = 1
INVSCLK = INVSYNC = 0
CS, RD
t1
CNVST
t3
BUSY
t17
t25
SYNC
t14
t19
t20 t21
SDCLK
t15
1
t24
2
3
14
15
t18
t16
X
t22
t27
D15
D14
D2
D1
D0
06395-040
SDOUT
t26
16
t23
图40. 读取时的主机串行数据时序(转换期间读取前一转换结果)
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AD7610
从机串行接口
在 D[11:4]上 复 用 ， 用 于 从 机 串 行 接 口 的 引 脚 包 括 ：
E XT / IN T 、 IN V S C L K 、 S D I N、 S D O U T、 S D C LK和
RDERROR。
外部时钟(SER/PAR = 高电平，EXT/INT = 高电平)
设置EXT/INT = 高电平，使AD7610可以接受通过SDCLK引
脚提供的外部串行数据时钟。这种模式下，可以用多种方
法读取数据。该外部串行时钟由CS选通。当CS与RD均为
低电平时，可在每次转换后或在下次转换期间读取数据。
时钟在无效时可以是常高或常低。详细的时序图参见图42
和图43。
AD7610在执行位判断时，必须避免在数字输入/输出引脚
上出现电压瞬变，否则可能会导致转换结果不佳。这在转
换阶段的最后475 ns尤其重要，因为AD7610提供了误差校正电
路，可以校正转换阶段的第一部分做出的错误位判断。
因此，若提供外部时钟，建议使用非连续时钟，它仅在
BUSY为低电平时转换，或者在BUSY高电平的最后475 ns 不
会转换，这一点更重要。
两个器件的菊花链连接示例如图41所示。可利用一个公共
CNVST信号，进行同步采样。注意，SDIN输入锁存于通
过SDOUT逐个输出数据的SDCLK相反沿(INVSCLK = 低电平
时，在SDCLK下降沿)。因此，在下一个SDCLK周期，上
游转换器的MSB紧跟下游转换器的LSB。在此模式下，由
于SDIN至SDCLK建立时间t33小于最小规定时间，因此无法
使用40 MHz SDCLK速率。(同步采样时，所有转换器的
SDCLK至SDOUT延迟t 32 相同)。为确保正常工作，锁存
SDIN的SDCLK沿(或SDCLK的½周期)必须为：
t 1 / 2 SDCLK = t 32 + t 33
或者，最大SDCLK频率必须为：
1
f SDCLK =
2(t 32 + t 33 )
若不使用菊花链特性，SDIN输入应连接到高电平或低电平。
BUSY
OUT
BUSY
BUSY
AD7610
AD7610
#2
(UPSTREAM)
转换之后的外部非连续时钟数据读取
RDC/SDIN
因为转换过程中数字接口上不存在电压瞬变，所以这种方
法的优点之一是转换性能不会下降。另一个优点是能够以最
高40 MHz的任意速度读取数据，既支持慢速数字主机接口，
也支持最快的串行读取。
菊花链特性
同样在转换后读取模式下，AD7610提供菊花链特性，利用
串行数据输入SDIN引脚，可实现多个转换器级联。这一特
性可用于减少器件数量和线路连接；例如在隔离式多转换
器应用中，希望器件和连接越少越好。详细时序参见图42。
SDOUT
RDC/SDIN
SDOUT
CNVST
CNVST
CS
CS
SCLK
SCLK
SCLK IN
CS IN
CNVST IN
DATA
OUT
06395-041
由于AD7610限制为250 kSPS，因此转换之间的时间为t4 = 4 μs，
且转换时间为t7 = 1.45 μs。由于读取数据的时间为t4 − t7，
这使得转换后读取模式成为最受推荐的串行从机模式。图42
为此方法的详细时序图。转换完成后(通过BUSY返回低电
平得知)，此转换结果可以在CS和RD均为低电平时读取。
数据以MSB优先方式利用16个时钟脉冲逐个输出，根据
SDCLK频率，可在时钟的上升沿和下降沿均有效。
#1
(DOWNSTREAM)
图41. 采用菊花链配置的两个AD7610器件
上一次转换期间的外部时钟数据读取
图43为此方法的详细时序图。转换期间，当CS和RD均为
低电平时，可以读取前一转换的结果。数据以MSB优先方
式由16个时钟脉冲逐个输出，而且在时钟的上升沿和下降
沿均有效。必须在当前转换完成之前读取这16位数据；否
则，RDERROR变为高电平，用于中断主机接口，防止数
据读取不完整。
为了降低数字操作对性能的影响，建议使用至少40 MHz的
快速非连续时钟，以确保所有的数据位都能在SAR转换阶
段的前半段读取。
由于在SAR转换阶段的后半段出现数字操作，有可能造成
性能下降，因此在此模式下不应使用菊花链特性。
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AD7610
可使用较慢的SDCLK，例如warp模式下使用20 MHz，正常
模式下使用15 MHz，以及脉冲模式下使用13 MHz。
转换之后/转换期间的外部时钟数据读取
也可以在转换之后开始读取数据，然后在新转换启动之后
继续读取最后的数据位。此方法支持满吞吐量，以及使用
较慢的SDCLK频率。此外，无论何时若有可能减少潜在的
错误位判断，推荐使用非连续SDCLK。对于不同的模式，
SER/PAR = 1
EXT/INT = 1
RD = 0
INVSCLK = 0
CS
BUSY
t31
SDCLK
t35
t31
X*
1
2
4
3
t32
t36
14
15
17
16
18
19
t37
SDOUT
D15
D14
D13
D2
D1
D0
X15
X14
X15
X14
X13
X2
X1
X0
Y15
Y14
t16
t33
t34
06395-042
SDIN
*A DISCONTINUOUS SDCLK IS RECOMMENDED.
图42. 读取时的从机串行数据时序(转换之后读取)
SER/PAR = 1
EXT/INT = 1
RD = 0
INVSCLK = 0
CS
CNVST
BUSY
SDCLK
t35
t31
X*
1
2
3
15
t32
X*
16
X*
X*
X*
X*
t37
D15
SDOUT
t36
D1
D14
D0
DATA = SDIN
t27
t16
*A DISCONTINUOUS SDCLK IS RECOMMENDED.
图43. 读取时的从机串行数据时序(转换期间读取前一转换结果)
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06395-043
t31
AD7610
硬件配置
通过专用硬件引脚BIPOLAR、TEN、OB/2C及PD，可随时
将AD7610配置为并行模式(SER/PAR = 低电平)，或串行硬
件模式(SER/PAR = 高电平，HW/SW = 高电平)。转换之前
或转换期间，可完成对AD7610输入范围配置的编程。如同
RESET输入，如图44所示，ADC需要至少一次采集时间来
设置。引脚定义参见图6。注意，使用软件配置模式时，
这些输入均为高阻抗。
间最小值为(t31+ 9 1/ SCCLK +t8)，无法达到750 kSPS的全速
率。若需要满吞吐量，可在转换期间对SCP执行写操作，
然而不推荐在转换的最后475 ns(BUSY = 高电平)对SCP执行
写操作，否则可导致性能下降。此外，在串行主机与串行
从机转换期间和转换之后读取模式下，均可访问SCP。
注意，上电时，配置寄存器未定义。RESET输入清空配置
寄存器(所有位均设为0)，从而配置为0 V到5 V输入、正常
模式和二进制补码输出。
软件配置
在D[15:12] 上复用，用于软件配置的引脚包括：HW/SW、
SCIN、SCCLK和SCCS。AD7610通过专用只写串行可配置
端口设置转换模式、输入范围选择、输出码以及利用串行
配置寄存器实现关断。配置寄存器中每个位的详细信息参
见表9。由于端口在并行接口上复用，选择SER/PAR = 高电
平和HW/SW = 低电平时，在串行软件模式下才能使用SCP。
表9. 配置寄存器描述
位
8
姓名
启动
7
BIPOLAR
描述
起始位。SCP使能条件下(SCCS = 低电平)，
START为高电平时，SCCLK的第一个上升沿
(INVSCLK = 低电平)开始向寄存器载入新配置。
输入范围选择。按如下方式与位6 TEN配合
使用：
输入范围
BIPOLAR
TEN
0 V至5 V
低电平
低电平
0 V至10 V
低电平
高电平
±5 V
高电平
低电平
±10 V
高电平
高电平
输入范围选择。参见位7 BIPOLAR。
将端口的片选信号SCCS置位可以访问SCP，然后写入与
SCCLK同步的SCIN，(如同SDCLK)SCCLK沿敏感程度取决
于INVSCLK的状态。详细时序参见图45。SCIN以MSB优先
的顺序输入配置寄存器。配置寄存器是一个内部移位寄存
器，超始位为位8。第9个SPPCLK沿更新寄存器，并允许
使用新设置。如时序图所示，第9个SCCLK沿需要至少一
次采集时间。位[4:3] 和位[1:0]为保留位，SCP更新时不会
写入。
6
5
TEN
PD
SCP可随时写入，最高速率为40 MHz，建议在AD7610未忙
于转换时写入，详见图45。在此模式下，SCP访问所需时
4
3
2
RSV
RSV
OB/2C
保留。
保留。
1
0
RSV
RSV
保留。
保留。
HW/SW = 0
PD = 0
关断。
PD = 低电平，正常工作。
PD = 高电平，ADC关断。关断时，可访问SCP。
要启动A D C ，在下一次配置设置时写入
PD = 低电平。
输出编码
OB/2C = 低电平时，使用二进制补码输出。
OB/2C = 高电平时，使用标准二进制输出。
SER/PAR = 0, 1
t8
t8
CNVST
BUSY
BIPOLAR,
TEN
06395-044
WARP,
IMPULSE
图44 硬件配置时序
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AD7610
BIP = 0 OR 1
TEN = 0 OR 1
WARP = 0 OR 1
IMPULSE = 0 OR 1
INVSCLK = 0
SER/PAR = 1
HW/SW = 0
t8
PD = 0
CNVST
BUSY
t31
SCCS
t31
SCCLK
t35
1
2
4
3
t36
5
6
7
8
9
t37
SCIN
X
START
BIPOLAR
TEN
PD
X
X
OB/2C
X
06395-045
t33
t34
图45 串行配置端口时序
AD7610特别适合支持微处理器的传统直流测量应用以及与
数字信号处理器接口的交流信号处理应用。AD7610可以连
接并行8位或16位宽接口，或者连接微控制器上的通用串
行端口或I/O端口。AD7610可以与各种外部缓冲器配合使
用，防止数字噪声耦合到ADC之中。
SPI接口
AD7610与SPI、QSPI数字主机和DSP兼容，例如Blackfin®
ADSP-BF53x和ADSP-218x/ADSP-219x。图46为AD7610与
具有SPI的ADSP-219x之间的接口图。为适应DSP的较慢速
度，AD7610用作从机，数据必须在转换之后读取。此模式
同样具有菊花链特性。转换命令可以响应一个内部定时器
中断而启动。
读取过程可利用DSP的中断线路响应转换结束信号(BUSY
变为低电平)来启动。通过对SPI控制寄存器(SPICLTx)执行
写操作，将ADSP-219x上的串行外设接口(SPI)配置为主机模式
(MSTR)= 1，时钟极性位(CPOL)= 0，时钟相位位(CPHA)= 1，
以及SPI中断使能(TIMOD)= 0。
应当注意，为满足所有时序要求，SPI时钟应限制为
17 Mbps，允许其在不到1 µs时间内读取ADC结果。当需要
更高采样率时，使用其中一个并行接口模式。
DVDD
AD7610*
SER/PAR
EXT/INT
BUSY
CS
SDOUT
RD
SCLK
INVSCLK CNVST
ADSP-219x*
PFx
SPIxSEL (PFx)
MISOx
SCKx
PFx OR TFSx
*ADDITIONAL PINS OMITTED FOR CLARITY.
图46. AD7610与SPI接口的连接
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06395-046
微处理器接口
AD7610
应用信息
布局布线指南
当AD7610对电源噪声具有良好的抗扰度时，须谨慎考虑接
地布局。为便于使用可轻易分开的接地层，进行AD7610印
刷电路板设计时，其模拟和数字部分应分离，并限制在电
路板的一定区域内。数字地和模拟地应单点连接，最好位
于AD7610下方，或尽可能靠近AD7610。如果AD7610系统
内有多个器件要求模数接地连接，仍应坚持单点接地，接
地点放在尽可能靠近AD7610的一个星型接地点。
为了防止将噪声耦合至芯片，避免辐射噪声，减少馈通
效应：
• 请勿在器件下方布设数字线路。
• 请在AD7610下方布设模拟接地层。
• CNVST或时钟等快速切换信号要使用数字地加以屏
蔽，以免将噪声辐射到电路板的其他部分，而且绝不能
靠近模拟信号路径。
• 避免数字信号与模拟信号交叠。
• 电路板邻近层上的走线应彼此垂直，以减小电路板的馈
通效应。
AD7610的电源线路应采用尽可能宽的走线，以提供低阻抗
路径，并减小电源线路上的毛刺噪声效应。良好的去耦也
很重要，以便降低AD7610的电源阻抗，并减少电源尖峰
幅度。典型值100 nF的去耦陶瓷电容应放置在各电源引脚处：
AVDD、DVDD、OVDD、VCC和VEE。该电容应靠近(理
想情况是紧靠)这些引脚及其对应的接地引脚。此外，
ADC附近应放置低ESR 10 µF电容，以进一步减小低频纹波。
AD7610的DVDD电源可单独供电，或由模拟电源AVDD供
电，或由数字接口电源OVDD供电。当系统数字电源的噪
声太高或者存在快速切换数字信号时，如果没有独立电源
可用，则建议将DVDD数字电源通过一个RC滤波器连接到
模 拟 电 源 AVDD， 并 将 系 统 电 源 连 接 到 接 口 数 字 电 源
OVDD和其余数字电路。图27为该配置的一个示例。当
DVDD从系统电源供电时，插入一个磁珠是很有用的，可
进一步降低高频噪声尖峰。
AD7610具有四个不同的接地引脚：REFGND、AGND、
DGND和OGND。
• REFGND用于检测基准电压，因为它携带脉冲电流，所
以应通过低阻抗回路返回基准源。
• AGND是ADC内部多数模拟信号的参考地，其必须以尽
可能低的阻抗连接到模拟地层。
• DGND必须连接到模拟或数字地层，具体视配置而定。
• OGND连接到数字系统地。
基准电压的去耦布局非常重要。为使寄生电感最小，去耦
电容应靠近ADC，并用短而粗的走线连接。
性能评估
EVAL-AD7610EDZ评估板文档中描述了AD7610的推荐布
局。评估板套件包括装配完善且经过测试的评估板、文档
以及在PC上通过EVAL-CED1Z控制评估板的软件。
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AD7610
外形尺寸
0.75
0.60
0.45
9.20
9.00 SQ
8.80
1.60
MAX
37
48
36
1
PIN 1
1.45
1.40
1.35
0.15
0.05
SEATING
PLANE
7.20
7.00 SQ
6.80
TOP VIEW
0.20
0.09
7°
3.5°
0°
0.08
COPLANARITY
(PINS DOWN)
12
13
24
0.27
0.22
0.17
VIEW A
0.50
BSC
LEAD PITCH
VIEW A
25
051706-A
ROTATED 90° CCW
COMPLIANT TO JEDEC STANDARDS MS-026-BBC
图47. 48引脚LQFP封装(ST-48) 尺寸单位：mm
0.30
0.23
0.18
0.60 MAX
0.60 MAX
37
48
1
36
PIN 1
INDICATOR
6.85
6.75 SQ
6.65
0.50
REF
5.25
5.10 SQ
4.95
EXPOSED
PAD
25
0.50
0.40
0.30
TOP VIEW
1.00
0.85
0.80
12° MAX
0.80 MAX
0.65 TYP
12
13
24
0.25 MIN
5.50 REF
0.05 MAX
0.02 NOM
COPLANARITY
0.08
0.20 REF
SEATING
PLANE
PIN 1
INDICATOR
FOR PROPER CONNECTION OF
THE EXPOSED PAD, REFER TO
THE PIN CONFIGURATION AND
FUNCTION DESCRIPTIONS
SECTION OF THIS DATA SHEET.
COMPLIANT TO JEDEC STANDARDS MO-220-VKKD-2
06-05-2012-A
7.10
7.00 SQ
6.90
图48. 48引脚引脚架构芯片级封装[LFCSP_VQ]
7 mm × 7 mm，超薄体
(CP-48-1)
图示尺寸单位：mm
订购指南
型号1
AD7610BCPZ
AD7610BCPZ-RL
AD7610BSTZ
AD7610BSTZ-RL
EVAL-AD7610EDZ
EVAL-CED1Z
1
2
3
注释
2
3
温度范围
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
−40°C至+85°C
封装描述
48引脚引脚架构芯片级封装(LFCSP_VQ)
48引脚引脚架构芯片级封装(LFCSP_VQ)
48引脚薄型四方扁平封装(LQFP)
48引脚薄型四方扁平封装(LQFP)
评估板
转换器评估与开发板
Z = 符合RoHS标准的器件。
此板可单独用作评估板，或与EVAL-CED1Z配合用于评估/演示。
此板允许PC对所有带ED标志后缀的ADI公司评估板进行控制并与之通信。
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封装选项
ST-48
ST-48
AD7610
注释
©2006–2012 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.
D06395sc-0-12/12(A)
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工商网监
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