AD8283WBCPZ

雷达接收路径AFE： 6通道LNA/PGA/AAF，集成ADC AD8283 PGA AAF LNA PGA AAF LNA PGA AAF LNA PGA AAF LNA PGA AAF VREF LNA RBIAS AAF DVDD33x PGA DVDD18x LNA PDWN AVDD33x AVDD18x 1个直接连接ADC的通道 ZSEL 6个LNA、PGA、AAF通道 MUXA 功能框图 产品特性 可编程增益放大器(PGA) 包含低噪声前置放大器(LNA) INA+ SPI可编程增益：16 dB至34 dB(6 dB步进) INA– INB+ 抗混叠滤波器(AAF) INB– 可编程三阶低通椭圆滤波器(LPF)：1 MHz至12 MHz INC+ 模数转换器(ADC) INC– 12位精度，最高72 MSPS IND+ REFERENCE DSYNC MUX SNR = 67 dB IND– SFDR = 68 dB INE+ INE– 低功耗：每个通道170 mW(12位、72 MSPS时) 低噪声：折合到输入端的电压噪声最大值为3.5 nV/√Hz INF+ INF– 12-BIT ADC DRV D[0:11] INADC+ INADC– 关断模式 72引脚、10 mm × 10 mm LFCSP封装 SPI 额定温度范围：−40°C至+105°C CLK+ CLK– AUX SDIO CS SCLK 应用 09795-001 AD8283 通过汽车应用认证 图1. 汽车雷达 自适应巡航控制 防撞系统 盲点检测 自动泊车 电子保险杠 概述 AD8283针对低成本、低功耗、小尺寸及灵活易用的应用而 输入端噪声电压为3.5 nV/√Hz。通道专门针对动态性能与低 设计。它内置6个通道的低噪声放大器(LNA)、可编程增益 功耗而优化，适合要求小封装尺寸的应用。 放大器(PGA)和抗混叠滤波器(AAF)，外加一个直接连接 AD8283采用先进的CMOS工艺制造，提供10 mm × 10 mm、 ADC的通道，所有通道连接到一个12-bit模数转换器(ADC)。 各通道具有16 dB至34 dB的增益范围，步进为6 dB，ADC转 符合RoHS标准的72引脚LFCSP封装。额定温度范围为 −40°C至+105°C汽车应用温度范围。 换速率最高可达72 MSPS。在最大增益下，所有通道折合到 Rev. B Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective owners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ©2011–2014 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提 供的最新英文版数据手册。 AD8283 目录 产品特性 ......................................................................................... 1 时钟抖动考虑 ......................................................................... 17 应用.................................................................................................. 1 SDIO引脚................................................................................. 17 功能框图 ......................................................................................... 1 SCLK引脚 ................................................................................ 17 概述.................................................................................................. 1 CS引脚 ..................................................................................... 17 修订历史 ......................................................................................... 2 RBIAS引脚............................................................................... 17 技术规格 ......................................................................................... 3 基准电压源 ............................................................................. 17 交流规格.................................................................................... 3 电源和接地建议..................................................................... 18 数字规格.................................................................................... 5 裸露焊盘散热块建议............................................................ 18 时钟规格.................................................................................... 6 串行外设接口(SPI) ..................................................................... 19 绝对最大额定值............................................................................ 7 硬件接口.................................................................................. 19 ESD警告..................................................................................... 7 存储器映射................................................................................... 21 引脚配置和功能描述 ................................................................... 8 读取存储器映射表 ................................................................ 21 典型性能参数 .............................................................................. 10 逻辑电平.................................................................................. 21 工作原理 ....................................................................................... 14 保留位置.................................................................................. 21 雷达接收路径AFE ................................................................. 14 默认值 ...................................................................................... 21 通道概述.................................................................................. 15 应用原理图................................................................................... 25 模数转换器 ............................................................................. 16 外形尺寸 ....................................................................................... 27 时钟输入考虑 ......................................................................... 16 订购指南.................................................................................. 27 时钟占空比考虑..................................................................... 17 汽车应用产品 ......................................................................... 27 修订历史 2014年10月—修订版A至修订版B 更改表8中的地址(十六进制)0x15........................................... 23 更改“订购指南”部分.................................................................. 27 2013年11月—修订版0至修订版A 最大fSAMPLE从80 MSPS更改为72 MSPS ...............................通篇 表3中72 MSPS时的高电平/低电平时钟 脉冲宽度(tEH/tEL)从6.25 ns更改为6.94 ns ................................. 6 更改图25 ....................................................................................... 14 更改表8中的寄存器地址10位[5:0]和 寄存器地址0x12位3.................................................................... 23 更新“外形尺寸”部分.................................................................. 27 2011年4月—修订版0：初始版 Rev. B | Page 2 of 27 AD8283 技术规格 交流规格 除非另有说明，AVDD18x = 1.8 V，AVDD33x = 3.3 V，DVDD18x = 1.8 V，DVDD33x = 3.3 V，1.024 V内部ADC基准源，fIN = 2.5 MHz，fSAMPLE = 72 MSPS，RS = 50 Ω，LNA + PGA增益 = 34 dB，LPF截止频率 = fSAMPLECH/4，全通道模式，12位操作，温度 = −40°C至+105°C。 表1. 参数1 模拟通道特性 增益 增益范围 增益误差 输入电压范围 输入电阻 输入电容 折合到输入端电压噪声 噪声系数 输出失调 AAF低通滤波器截止频率 AAF低通滤波器截止频率容差 AAF阻带衰减 群延迟偏差 通道间相位偏差 通道间增益匹配 1 dB压缩点 串扰 电源 AVDD18x AVDD33x DVDD18x DVDD33x IAVDD18 IAVDD33 IDVDD18 IDVDD33 每通道总功耗 关断功耗 电源抑制比(PSRR) 条件 LNA、PGA和AAF通道 最小值 AD8283W 典型值 最大值 16/22/28/34 18 −1.25 通道增益 =16 dB 通道增益 = 22 dB 通道增益 = 28 dB 通道增益 =34 dB 选择200 Ω输入阻抗 选择200 kΩ输入阻抗 1 MHz时最大增益 1 MHz时最小增益 最大增益，RS = 50 Ω，未端接 最大增益，RS=RIN = 50 Ω 增益为16 dB 增益为34 dB −3 dB，可编程 滤波器自动调谐后 三阶椭圆滤波器 2× 截止频率 3× 截止频率 滤波器设置为2 MHz 频率最高达−3 dB −3 dB频率的¼ 频率最高达−3 dB −3 dB频率的1/4 相对于输出 0.180 160 +1.25 0.25 0.125 0.0625 0.03125 0.230 200 22 1.85 6.03 7.1 12.7 −60 −250 −10 −5 −1 −0.5 −0.25 +60 +250 1.0至12.0 ±5 30 40 400 ±0.5 ±0.1 9.8 −70 1.7 3.1 1.7 3.1 1.8 3.3 1.8 3.3 全通道模式 全通道模式 全通道模式，无信号，典型电源电压 × 最大电源电流，不包括输出电流 5 1.6 相对于输入 Rev. B | Page 3 of 27 0.280 240 +10 单位 dB dB dB V p-p kΩ pF nV/√Hz nV/√Hz dB dB LSB LSB MHz % −55 dB dB ns 度 度 dB dB dBm dBc 1.9 3.5 1.9 3.5 190 190 22 2 170 V V V V mA mA mA mA mW +5 +1 +0.5 +0.25 mW mV/V AD8283 参数1 模数转换器 分辨率 最大采样速率 信噪比(SNR) 信纳比(SINAD) SNRFS 差分非线性(DNL) 积分非线性(INL) 有效位数(ENOB) ADC输出特性 最大容性负载 容性负载下IDVDD33峰值电流 ADC基准电压 输出电压误差 负载调整率 输入电阻 全通道特性 SNRFS SINAD SFDR 谐波失真 二次谐波 三次谐波 IM3失真 条件 最小值 最大值 12 72 68.5 66 68 fIN = 1 MHz 1 10 保证无失码 10.67 每位 驱动20 pF负载时的每位峰值电流； 需要时可通过SPI端口编程 VREF = 1.024 V 1.0 mA时VREF = 1.024 V LNA、PGA、AAF和ADC FIN = 1 MHz 增益为16 dB 增益为22 dB 增益为28 dB 增益为34 dB FIN = 1 MHz 增益为16 dB 增益为 22 dB 增益为28 dB 增益为34 dB FIN = 1 MHz 增益为16 dB 增益为22 dB 增益为28 dB 增益为34 dB FIN =1 MHz，−10 dBFS，增益 = 16 dB FIN =1 MHz，−10 dBFS，增益 = 34 dB FIN =1 MHz，−10 dBFS，增益 = 16 dB FIN =1 MHz，−10 dBFS，增益 = 34 dB FIN1 = 1 MHz,，FIN2 = 1.1 MHz， −1 dBFS，增益 = 34 dB 增益响应时间 过驱恢复时间 1 AD8283W 典型值 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 Rev. B | Page 4 of 27 20 40 ±25 单位 位 MSPS dB dB dB LSB LSB LSB pF mA 2 6 mV mV kΩ 68 68 68 66 dB dB dB dB 67 68 67 66 dB dB dB dB 68 74 74 73 dB dB dB dB −70 −70 −66 −75 −69 dBc dBc dBc dBc dBc 600 200 ns ns AD8283 数字规格 除非另有说明，AVDD18x = 1.8 V，AVDD33 = 3.3 V，DVDD18 = 1.8 V，DVDD33 = 3.3 V，1.024 V内部ADC基准源，fIN = 2.5 MHz， fSAMPLE = 72 MSPS，RS = 50 Ω，LNA + PGA增益 = 34 dB，LPF截止频率 = fSAMPLECH/4，全通道模式，12位操作，温度 = −40°C至 +105°C。 表2. 参数1 时钟输入(CLK+、CLK−) 逻辑兼容 差分输入电压2 输入共模电压 输入电阻(差分) 输入电容 逻辑输入(PDWN、SCLK、AUX、MUXA、ZSEL) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输入(CS) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑INPUT (SDIO) 逻辑1电压 逻辑0电压 输入电阻 输入电容 逻辑输出(SDIO)3 逻辑1电压(IOH = 800 μA) 逻辑0电压(IOL = 50 μA) 逻辑输出(D[11:0]、DSYNC) 逻辑1电压(IOH = 2 mA) 逻辑0电压(IOL = 2 mA) 1 2 3 温度 最小值 全 全 25°C 25°C 250 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 全 全 25°C 25°C 1.2 0 全 全 3.0 全 全 3.0 典型值 最大值 单位 CMOS/LVDS/LVPECL mV p-p V kΩ pF 1.2 20 1.5 3.6 0.3 V V kΩ pF 3.6 0.3 V V kΩ pF DVDD33x + 0.3 0.3 V V kΩ pF 30 0.5 70 0.5 30 2 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 仅针对LVDS和LVPECL。 针对共用同一连接的13个SDIO引脚。 Rev. B | Page 5 of 27 0.3 V V 0.05 V V AD8283 时钟规格 除非另有说明，AVDD18x = 1.8 V，AVDD33x = 3.3 V，DVDD18x = 1.8 V，DVDD33x = 3.3 V，1.024 V内部ADC基准源，fIN = 2.5 MHz， fSAMPLE = 72 MSPS，RS = 50 Ω，LNA + PGA增益 = 34 dB，LPF截止频率 = fSAMPLECH/4，全通道模式，12位操作，温度 = −40°C至 +105°C。 表3. 参数1 CLOCK 时钟速率 72 MSPS时高电平时钟脉冲宽度(tEH) 72 MSPS时低电平时钟脉冲宽度(tEL) 40 MSPS时高电平时钟脉冲宽度(tEH) 40 MSPS时低电平时钟脉冲宽度(tEL) 温度 最小值 全 全 全 全 全 10 输出参数 72 MSPS传播延迟(tPD) 上升时间(tR) 下降时间(tF) 72 MSPS时数据建立时间(tDS) 72 MSPS时数据保持时间(tDH) 40 MSPS时数据建立时间(tDS) 40 MSPS时数据保持时间(tDH) 流水线延迟时间 全 全 全 全 全 全 全 全 1.5 最大值 单位 72 MSPS ns ns ns ns 5.0 ns ns ns ns ns ns ns 时钟周期 6.94 6.94 12.5 12.5 9.0 1.5 21.5 1.5 2.5 1.9 1.2 10.0 4.0 22.5 4.0 7 11.0 5.0 23.5 5.0 如需了解完整的定义以及这些测试如何完成，请参阅应用笔记AN-835：“了解高速ADC测试和评估”。 N N –1 INAx CLK– tEL tEH CLK+ tDS tPD D[11:0] N–7 N–6 tDH N–5 N–4 图2. 时钟规格时序图 Rev. B | Page 6 of 27 N–3 N–2 N–1 N 09795-002 1 典型值 AD8283 绝对最大额定值 注意，等于或超出上述绝对最大额定值可能会导致产品永 表4. 参数 电气 AVDD18x AVDD33x DVDD18x DVDD33x 模拟输入INx+、INx− 辅助输入INADC+、 INADC− 数字输出D[11:0]、 DSYNC、SDIO CLK+, CLK− PDWN、SCLK、CS、AUX、 MUXA、ZSEL RBIAS、VREF 环境 工作温度范围(环境) 存储温度范围(环境) 最高结温 引脚温度(焊接，10秒) 久性损坏。这只是额定最值，并不能以这些条件或者在任 相对于 额定值 GND GND GND GND GND GND −0.3 V至+2.0 V −0.3 V至+3.5 V −0.3 V至+2.0 V −0.3 V至+3.5 V −0.3 V至+3.5 V −0.3 V至+2.0 V 何其它超出本技术规范操作章节中所示规格的条件下，推 断产品能否正常工作。长期在超出最大额定值条件下工作 会影响产品的可靠性。 ESD警告 ESD(静电放电)敏感器件。 带电器件和电路板可能会在没有察觉的情况下放电。 GND −0.3 V至+3.5 V GND GND −0.3 V至+3.9 V −0.3 V至+3.9 V GND −0.3 V至+2.0 V −40°C至+105°C −65°C至+150°C 150°C 300°C Rev. B | Page 7 of 27 尽管本产品具有专利或专有保护电路，但在遇到高 能量ESD时，器件可能会损坏。因此，应当采取适当 的ESD防范措施，以避免器件性能下降或功能丧失。 AD8283 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 NC DVDD33DRV NC NC D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 DVDD33DRV NC 引脚配置和功能描述 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 PIN 1 INDICATOR AD8283 (TOP VIEW) 54 53 52 51 50 49 48 47 46 45 44 43 42 41 40 39 38 37 NC TEST4 DVDD18CLK CLK+ CLK– DVDD33CLK AVDD33REF VREF RBIAS BAND APOUT ANOUT TEST3 AVDD18ADC AVDD18 INADC+ INADC– NC NOTES 1. NC = NO CONNECT. DO NOT CONNECT TO THIS PIN. 2. THE EXPOSED PADDLE SHOULD BE TIED TO ANALOG/DIGITAL GROUND PLANE. 09795-003 NC NC AVDD33B INB– INB+ AVDD33C INC– INC+ AVDD33D IND– IND+ AVDD33E INE– INE+ AVDD33F INF– INF+ NC 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 NC DSYNC PDWN DVDD18 SCLK SDIO CS AUX MUXA ZSEL TEST1 TEST2 DVDD33SPI AVDD18 AVDD33A INA– INA+ NC 图3. 表5. 引脚功能描述 引脚编号 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 名称 GND NC DSYNC PDWN DVDD18 SCLK SDIO CS AUX MUXA ZSEL TEST1 TEST2 DVDD33SPI AVDD18 AVDD33A INA− INA+ NC NC NC AVDD33B INB−INB+ AVDD33C INC− INC+ 说明 地。底部裸露焊盘；应连接到模拟/数字接地层。 不连接。该引脚可连接任何电位。 数据输出同步。 完全关断。逻辑高电平时禁止SPI并关断器件；逻辑低电平时允许通过SPI选择。 1.8 V数字电源。 串行时钟。 串行数据输入/输出。 片选信号。 逻辑高电平时连接通道ADC (INADC+/INADC−)；AUX优先级高于MUXA。 逻辑高电平时连接通道A，除非AUX置位。 输入阻抗选择。逻辑高电平时禁止SPI并将其设置为200 kΩ；逻辑低电平时允许通过SPI选择。 该引脚不应使用；接地。 该引脚不应使用；接地。 3.3 V数字电源，SPI端口。 1.8 V模拟电源。 3.3 V模拟电源，通道A。 通道A的负LNA模拟输入。 通道A的正LNA模拟输入。 不连接。该引脚可连接任何电位。 不连接。该引脚可连接任何电位。 不连接。该引脚可连接任何电位。 3.3 V模拟电源，通道B。 通道B的负LNA模拟输入。 通道B的正LNA模拟输入。 3.3 V模拟电源，通道C。 通道C的负LNA模拟输入。 通道C的正LNA模拟输入。 Rev. B | Page 8 of 27 AD8283 引脚编号 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63 64 65 66 67 68 69 70 71 72 名称 AVDD33D IND− IND+ AVDD33E INE− INE+ AVDD33F INF− INF+ NC NC INADC− INADC+ AVDD18 AVDD18ADC TEST3 ANOUT APOUT 带 RBIAS VREF AVDD33REF DVDD33CLK CLKCLK+ DVDD18CLK TEST4 NC NC DVDD33DRV D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 NC NC DVDD33DRV NC 说明 3.3 V模拟电源，通道D。 通道D的负LNA模拟输入。 通道D的正LNA模拟输入。 3.3 V模拟电源，通道E。 通道E的负LNA模拟输入。 通道E的正LNA模拟输入。 3.3 V模拟电源，通道F。 通道F的负LNA模拟输入。 通道F的正LNA模拟输入。 不连接。该引脚可连接任何电位。 不连接。该引脚可连接任何电位。 备选通道F的负模拟输入(仅限ADC)。 备选通道F的正模拟输入(仅限ADC)。 1.8 V模拟电源。 1.8 V模拟电源，ADC。 该引脚不应使用；接地。 模拟输出(仅限调试目的)。该引脚应浮空。 模拟输出(仅限调试目的)。该引脚应浮空。 带隙电压(仅限调试目的)。该引脚应浮空。 用于设置ADC内核偏置电流的外部电阻。 基准电压输入/输出。 3.3 V模拟电源，基准电压源。 3.3 V数字电源，时钟。 时钟输入(−)。 时钟输入(+)。 1.8 V数字电源，时钟。 该引脚不应使用；接地。 不连接。该引脚可连接任何电位。 不连接。该引脚可连接任何电位。 3.3 V数字电源，输出驱动器。 ADC数据输出(MSB)。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出。 ADC数据输出(LSB)。 不连接。该引脚应保持开路。 不连接。该引脚应保持开路。 3.3 V电源，输出驱动器。 不连接。该引脚可连接任何电位。 Rev. B | Page 9 of 27 AD8283 典型性能参数 50 PERCENTAGE OF DEVICES (%) 34dB 28dB 22dB GAIN (dB) 20 16dB 10 0 –10 –20 –40 0.1 1 10 100 FREQUENCY (MHz) 09795-014 –30 33.50 GAIN ERROR (dB) 0.6 34dB 28dB 22dB 16dB PERCENTAGE OF DEVICES (%) 0.8 0.4 0.2 0 –0.2 –0.4 –0.6 –15 10 35 60 85 TEMPERATURE (°C) 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 09795-038 –0.8 –1.0 –40 0 33.82 33.90 33.98 34.06 (LSB) 34.14 34.22 34.30 34.38 34.46 0.02 0.04 0.06 0.08 0.10 0.12 0.14 0.16 0.18 0.20 0.22 0.24 0.01 0.03 0.05 0.07 0.09 0.11 0.13 0.15 0.17 0.19 0.21 0.23 0.25 图8. 通道间增益匹配(增益 = 16 dB) 10 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 0 PERCENTAGE OF DEVICES (%) 9 8 7 6 5 4 3 2 1 16.08 16.16 16.24 16.32 16.4 16.48 16.56 16.64 16.72 16.8 (dB) 16.88 16.96 0 09795-032 PERCENTAGE OF DEVICES (%) 33.74 (dB) 图5. 所有增益下增益误差与温度的关系 16.00 33.66 图7. 增益误差直方图(增益 = 34 dB) 图4. 通道增益与频率的关系 1.0 33.58 09795-034 30 0 0.02 0.04 0.06 0.08 0.10 0.12 0.14 0.16 0.18 0.20 0.22 0.24 0.01 0.03 0.05 0.07 0.09 0.11 0.13 0.15 0.17 0.19 0.21 0.23 0.25 (dB) 图9. 通道间增益匹配(增益 = 34 dB) 图6. 增益误差直方图(增益 = 16 dB) Rev. B | Page 10 of 27 09795-035 40 40 38 36 34 32 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2 0 09795-033 VS = 3.3 V、1.8 V，TA = 25°C，FS = 72 MSPS，RIN =200 kΩ，VREF = 1.0 V。 AD8283 12000 70 10000 65 8000 60 SNR SNR/SINAD (dBFS) 6000 4000 50 1 2 3 4 5 6 7 CODE 40 16 22 20 6000 10 5000 0 GAIN (dB) 7000 4000 3000 –10 –20 2000 –30 1000 –40 –7 –6 –5 –4 –3 –2 –1 0 1 2 3 4 5 6 CODE 34 图13. SNR与增益的关系 7 12MHz 8MHz 4MHz 2MHz 1MHz –50 0.1 09795-016 1 10 100 FREQUENCY (Hz) 图11. 折合到输出端的噪声直方图(增益 = 34 dB) 图14. 滤波器响应 200 180 160 34dB 140 NOISE (nV/√Hz) NUMBER OF HITS 图10. 折合到输出端的噪声直方图(增益 = 16 dB) 0 28 GAIN (dB) 09795-022 0 09795-015 –7 –6 –5 –4 –3 –2 –1 09795-017 45 2000 0 55 120 100 28dB 80 22dB 60 40 16dB 20 0 0.1 1 FREQUENCY (MHz) 10 图15. 短路时折合到输出端的噪声与频率的关系 图12. 短路时折合到输入端的噪声与频率的关系 Rev. B | Page 11 of 27 09795-031 NUMBER OF HITS SINAD AD8283 1000 1.5 1MHz 2MHz 4MHz 8MHz 12MHz 900 800 1.0 AMPLITUDE (V) DELAY (ns) 700 600 500 400 300 200 0.5 0 –0.5 –1.0 1 10 100 FREQUENCY (MHz) –1.5 09795-019 0 0.5 1.0 2.5 3.0 3.5 4.0 图19. 过驱恢复 SECOND –1dBFS SECOND –10dBFS THIRD –1dBFS THIRD –10dBFS –45 LEVEL 560mV –50 TRIG HOLDOFF 1.5µs –55 MEAN(C2) 7.177mV µ: 7.1773964m m: 7177m M: 7.177m σ: 0 –60 SDO MEAN(C2) 220mV µ: 220m m: 220m M: 220m σ: 0 3 –65 ANALOG OUTPUT –70 FREQ(C2) 997.8kHz µ: 997.75504k m: 997.8k M: 997.8k σ: 0 2 –75 –80 0 1 2 3 4 5 INPUT FREQUENCY (MHz) 6 7 09795-039 HARMONIC (dBc) 2.0 TIME (µs) 图16. 群延迟与频率的关系 –40 1.5 CH3 1V CH2 500mV Ω M1µs 1.25GS/s A CH2 560mV 800ps/pt 图17. 谐波失真与频率的关系 图20. 增益步进响应 图18. RIN 与频率的关系 图21. 噪声系数与频率的关系 Rev. B | Page 12 of 27 09795-024 0 0.1 09795-041 100 AD8283 12 11 8 10 PERCENTAGE OF DEVICES (%) 9 7 6 5 4 3 2 1 9 8 7 6 5 4 3 2 –60 –52 –44 –36 –28 –20 –12 –4 4 12 20 28 36 44 52 60 –56 –48 –40 –32 –24 –16 –8 0 8 16 24 32 40 48 56 (LSB) 0 –200 –160 –120 –80 –40 0 40 80 120 160 200 –180 –140 –100 –60 –20 20 60 100 140 180 (LSB) 图22. 通道失调分布(增益 = 16 dB) 图23. 通道失调分布(增益 = 34 dB) Rev. B | Page 13 of 27 09795-037 1 0 09795-036 PERCENTAGE OF DEVICES (%) 10 AD8283 工作原理 AD8283的ADC前方有一个多路复用器(mux)，这样就不必 雷达接收路径AFE 为每个通道配置一个ADC，从而节省成本。每次ADC采样 AD8283的 主 要 应 用 是 高 速 斜 坡 、 调 频 、 连 续 波 雷 达 之后，多路复用器在各活动通道之间自动切换。当ADC输 (HSR-FMCW雷达)。图25所示为HSR-FMCW雷达系统的简 出端提供通道A数据时，DSYNC输出会给出指示；各活动 化功能框图。信号链需要多个通道，每个通道包括低噪声 通道的数据依序在各时钟周期输出。 放大器(LNA)、可编程增益放大器(PGA)、抗混叠滤波器 (AAF)和模数转换器(ADC)。AD8283在单个10 × 10 LFCSP封 各通道的有效采样速率根据活动通道的数量而降低。12位 装中提供所有这些关键元件。 ADC采样速率最高达72 MSPS，可满足大多数HSR-FMCW 系统的要求。 各元件的性能根据HSR-FMCW雷达系统的要求而设计。举 例来说，LNA噪声、PGA增益范围、AAF截止特性、ADC 采样速率和分辨率就是其中的一些性能指标。 REF. OSCILLATOR PA VCO CHIRP RAMP GENERATOR LNA PGA AAF LNA PGA AAF 12-BIT ADC MUX LNA PGA DSP AAF 09795-004 AD8283 ANTENNA 图24. 雷达系统概览 SDIO SCLK AD8283 SPI INTERFACE MUX CONTROLLER DSYNC 200Ω/ 200kΩ INx– LNA 22dB PGA –6dB, 0dB, 6dB, 12dB AAF MUX THIRD-ORDER ELLIPTICAL FILTER PIPELINE ADC 12-BIT 72MSPS 图25. 单通道的简化功能框图 Rev. B | Page 14 of 27 PARALLEL 3.3V CMOS D11:D0 09795-005 INx+ AD8283 通道概述 抗混叠滤波器使用极点和零点的组合来形成一个三阶椭圆 每个通道的信号路径中都有LNA、PGA和AAF。LNA输入 滤波器。椭圆滤波器用来在截止频率之后提供陡峭的滚降。 阻抗可以是200 Ω或200 kΩ。PGA具有可选增益，使得通道 该滤波器采用片内调谐来调整电容，进而设置所需的截止 增益范围为16 dB至34 dB。AAF具有三极点椭圆响应和可选 频率。这种调谐方法可降低电阻和电容的标准IC工艺容差 截止频率。多路复用器与ADC同步，在ADC采集一个样本 所引起的截止频率差异。−3 dB低通滤波器的默认截止频率 后，自动选择下一活动通道。 为ADC采样时钟速率的1/3或1/4。截止频率可通过SPI调整 信号路径为全差分路径，能够实现最大信号摆幅，并减少 至该频率的0.7、0.8、0.9、1、1.1、1.2或1.3倍。 调谐通常关闭以免在关键时刻改变电容设置。调谐电路通 偶数阶失真；LNA同样是由差分信号源驱动。 过SPI使能和禁用。初始上电后，以及滤波器截止频率缩放 低噪声放大器(LNA) 良好的噪声性能依赖于信号链始端的专有超低噪声LNA， 它可将随后的PGA和AAF的噪声贡献降至最低。输入阻抗 比例或ADC采样率重新编程后，必须对滤波器调谐执行初 始化。建议在空闲时间偶尔重新调整，以补偿温度漂移。 可以是200 Ω或200 kΩ，可通过SPI端口或ZSEL引脚选择。 截止频率范围可以是1 MHz到12 MHz。举例如下： LNA支持高达4.0 V p-p的差分输出电压，相对于1.5 V共模 • 选择四个通道：A、B、C和AUX 电压的正负偏移为±1.0 V。输出饱和电平是固定的，通道增 益可设定饱和前的最大输入信号。 借助低值反馈电阻和输出级的电流驱动能力，在通道增益 • ADC时钟：30 MHz • 每通道采样速率 = 30/4 = 7.5 MSPS • 默认调谐截止频率 = 7.5/4 = 1.88 MHz 为34 dB时，LNA可以实现3.5 nV/√Hz的低折合到输入端噪声 多路复用器和多路复用器控制器 电压。由于采用全差动拓扑和负反馈，二阶失真减至最低。 多路复用器设计为自动扫描各活动通道。它在每个通道上 差分信号使得每个输出端的摆幅变小，从而进一步降低三 停留一个时钟周期，然后切换到下一活动通道。多路复用 阶失真。 器切换与ADC采样同步进行，因此多路复用器切换和通道 建立时间不会干扰ADC采样。 建议 为实现尽可能最佳的噪声性能，必须让正负输入端的阻抗 如表8所示，寄存器地址0C、灵活复用控制、通道A通常是 匹配。阻抗匹配可确保信号路径抑制任何共模噪声。 第一个转换的输入。例外情况是当通道AUX为唯一输入时 抗混叠滤波器(AAF) 入。未选择的代码将相应的通道(LNA、PGA和滤波器)置 信号到达ADC之前，利用该滤波器来限制信号的带宽以达 于关断模式，除非寄存器地址0C的位6设为1。图26显示了 到抗混叠的目的。 时钟输入和数据/DSYNC输出的时序。 (时序参见图26)。通道AUX总是被规定为最后转换的输 Rev. B | Page 15 of 27 AD8283 N N+1 INAx CLK– CLK+ D[11:0] XXXX OUTAN – 1 OUTB OUTC OUTD OUTE OUTF OUTAN OUTB tPD DSYNC tDH NOTES 1. FOR ABOVE CONFIGURATION REGISTER ADDRESS 0C SET TO 1010 (CHANNEL A, B, C, D, E AND F ENABLED). 2. DSYNC IS ALWAYS ALIGNED WITH CHANNEL A UNLESS CHANNEL A OR CHANNEL AUX IS THE ONLY CHANNEL SELECTED, IN WHICH CASE DSYNC IS NOT ACTIVE. 3. THERE IS A SEVEN CLOCK CYCLE LATENCY FROM SAMPLING A CHANNEL TO ITS DIGITAL DATA BEING PRESENT ON THE PARALLEL BUS PINS. 09795-006 tDS 图26. 数据和DSYNC时序 模数转换器 3.3V AD8283采用流水线式ADC架构。各级的量化输出组合在 0.1µF 一起，在数字校正逻辑中形成一个12位转换结果。流水线 OUT 结构允许第一级处理新的输入采样点，而其它级继续处理 VFAC3 MINI-CIRCUITS® ADT1-1WT, 1:1Z 0.1µF XFMR 50Ω 100Ω CLK+ ADC AD8283 0.1µF CLK– SCHOTTKY DIODES: HSM2812 0.1µF 实现数据对准、错误校正，且能将数据传输到输出缓冲器。 09795-007 之前的采样点。采样在时钟的上升沿进行。输出级模块能够 图27. 变压器耦合的差分时钟 AD8283采样时钟输入端(CLK+和CLK−)的时钟信号。该信 号通常使用变压器或电容器交流耦合到CLK+和CLK−引脚 如果有低抖动的时钟源，那么，另一种方法是将差分PECL 或LVDS信号交流耦合到采样时钟输入引脚，如图28和图29 所示。AD951x/AD952x时钟驱动器系列具有出色的抖动性能。 内。这两个引脚有内部偏置，无需其它偏置。 3.3V 50Ω * VFAC3 OUT 图27显示了为AD8283提供时钟信号的首选方法。使用RF AD951x/AD952x FAMILY 0.1µF 变压器，可以将低抖动时钟源，如VFAC3-BHL-50MHz 0.1µF Valpey Fisher振荡器从单端转换成差分。跨接在次级变压器 0.1µF 100Ω PECL DRIVER 0.1µF CLK 240Ω 上的背对背肖特基二极管可以将输入到AD8283中的时钟幅 度限制为约0.8 V p-p差分信号。这样，既可以防止时钟的大 CLK+ CLK ADC AD8283 CLK– 240Ω 09795-008 为了充分发挥芯片的性能，应利用一个差分信号作为 *50Ω RESISTOR IS OPTIONAL. 图28. 差分PECL采样时钟 电压摆幅馈通至AD8283的其它部分，还可以保留信号的快 3.3V 速上升和下降时间，这一点对低抖动性能来说非常重要。 50Ω * VFAC3 AD951x/AD952x FAMILY 0.1µF OUT 0.1µF 0.1µF LVDS DRIVER CLK *50Ω RESISTOR IS OPTIONAL. 图29. 差分LVDS采样时钟 Rev. B | Page 16 of 27 CLK+ CLK 100Ω 0.1µF ADC AD8283 CLK– 09795-009 时钟输入考虑 AD8283 在某些应用中，可以利用单端CMOS信号来驱动采样时钟 时钟抖动考虑 输入。在此类应用中，CLK+引脚直接由CMOS门电路驱动， 高速、高分辨率ADC对时钟输入信号的质量非常敏感。在 CLK−引脚则通过与39 kΩ电阻并联的0.1 μF电容旁路接地(见 给定的输入频率(f A )下，仅由孔径抖动(t J )造成的信噪比 图30)。虽然CLK+输入电路电源为AVDD18，但该输入电 (SNR)下降计算公式如下： 路可支持高达3.3 V的输入电压，因此，驱动逻辑的电压选择 非常灵活。AD951x/AD952x系列器件可用来提供3.3 V输入 (见图31)。这种情况下无需39 kΩ电阻。 3.3V CLK 50Ω * 用对抖动尤其敏感。 AD951x/AD952x FAMILY 0.1µF 1.8V CMOS DRIVER 当孔径抖动可能影响AD8283的动态范围时，应将时钟输入 OPTIONAL 0.1µF 100Ω 0.1µF *50Ω 信号视为模拟信号。时钟驱动器电源应与ADC输出驱动器 CLK+ 电源隔离，以免在时钟信号内混入数字噪声。低抖动、晶 ADC AD8283 CLK 控振荡器为最佳时钟源，如Valpey Fisher VFAC3系列。如果 CLK– 0.1µF 39kΩ RESISTOR IS OPTIONAL. 图30. 单端1.8 V CMOS采样时钟 3.3V 0.1µF CLK 3.3V CMOS DRIVER 50Ω * *50Ω 法)，则需要在最后对原始时钟进行重定时。 笔记AN-501和AN-756(访问www.analog.com)。 OPTIONAL 0.1µF 100Ω CLK 0.1µF 0.1µF 时钟信号来自其它类型的时钟源(通过门控、分频或其它方 如需更深入了解与ADC相关的抖动性能信息，请参阅应用 AD951x/AD952x FAMILY SDIO引脚 SDIO引脚用于运行SPI。它内置30 kΩ下拉电阻，可拉低该引 CLK+ ADC AD8283 脚。此引脚仅兼容1.8 V电压。如果应用要求以3.3 V逻辑电平 驱动此引脚，则应在此引脚上串联一个1 kΩ电阻以限制电流。 CLK– RESISTOR IS OPTIONAL. 09795-011 VFAC3 OUT 公式中，均方根孔径抖动表示所有抖动源(包括时钟输入信号、 模拟输入信号和ADC孔径抖动)的均方根。中频欠采样应 09795-010 VFAC3 OUT SNR下降幅度 = 20 × log 10[1/2 × π × fA × tJ] SCLK引脚 SCLK引脚用于运行SPI端口接口。它内置30 kΩ下拉电阻， 图31. 单端3.3 V CMOS采样时钟 时钟占空比考虑 可拉低该引脚。此引脚兼容1.8 V和3.3 V电压。 典型的高速ADC利用时钟的两个边沿来产生各种内部时序 CS引脚 信号。因此，这些ADC可能对时钟占空比很敏感。通常， 为 保 持 ADC的 动 态 性 能 ， 时 钟 占 空 比 容 差 应 为 5%。 AD8283内置一个占空比稳定器(DCS)，可对非采样边沿进 CS引脚用于运行SPI端口接口。它内置70 kΩ上拉电阻，可拉 高该引脚。此引脚兼容1.8 V和3.3 V电压。 行重新定时，并提供标称占空比为50%的内部时钟信号。 RBIAS引脚 因此，时钟输入占空比范围非常广，且不会影响AD8283的 为了设置ADC的内核偏置电流，应在RBIAS引脚上串联一 性能。 个接地电阻(标称值10.0 kΩ)。建议使用10.0 kΩ电阻，若使用 当DCS处于开启状态时，在很宽的占空比范围内，噪声和 失真性能几乎是平坦的。但是，有些应用可能要求关闭 其他电阻作为RBIAS，则器件性能会下降。因此，要实现 稳定的性能，至少应使用1.0%容差的电阻。 DCS功能。如果是这样，则在这种模式下工作时，应注意 基准电压源 动态范围性能可能会受影响。有关使用此功能的更多详细 AD8283内置稳定、精确的0.5 V基准电压源。基准电压在内 信息，请参阅表8。 部放大2倍，将VREF设置为1.0 V，因此ADC的满量程差分输 占空比稳定器利用延迟锁定环(DLL)创建非采样边沿。因 入范围为2.0 V p-p。VREF默认为内部设置，但也可以用一个 此，一旦采样频率发生变化，DLL就需要大约8个时钟周期 1.0 V外部基准电压源驱动VREF引脚，以便提高精度。不过， 来获取并锁定新的速率。 注意该器件不支持低于2.0 V p-p的ADC满量程范围。 Rev. B | Page 17 of 27 AD8283 对VREF引脚应用去耦电容时，应采用低ESR陶瓷电容。这 AD8283仅需要一个PCB接地层。对PCB模拟、数字和时钟 些电容应靠近基准引脚，并与AD8283处于同一层PCB。 部分进行合理的去耦和巧妙的分隔，可以轻松获得最佳的 VREF引脚应该有一个0.1 μF电容和一个1 μF电容并联至模拟 性能。 地。建议ADC采用这些电容值以使信号正确建立并获得下 一个有效采样。 裸露焊盘散热块建议 为获得最佳的AD8283电气性能和热性能，必须将器件底部 电源和接地建议 的裸露焊盘连接至低噪声模拟地(AGND)。PCB上裸露的 当连接电源至AD8283时，建议使用两个独立的1.8 V电源和 连续铜层应与AD8283的裸露焊盘(引脚0)匹配。铜层上应 两个独立的3.3 V电源：一个用于模拟1.8 V (AVDD18x)，一个 有多个过孔，获得尽可能低的热阻路径以通过PCB底部进 用于数字1.8 V (DVDD18x)，一个用于模拟3.3 V (AVDD33x)， 行散热。应采用绝缘环氧化物来填充或堵塞这些过孔。 一个用于数字3.3 V (DVDD33x)。如果仅为模拟和数字部分 为了最大程度地实现器件与PCB之间的覆盖与连接，应在 (例如AVDD18x和DVDD18x)提供一个电源，则应先连接到 AVDD18x，然后分接出来，并用铁氧体磁珠或滤波扼流圈 及去耦电容隔离，再连接到DVDD18x。模拟和数字3.3 V电 源同样如此。用户应针对所有电源使用多个去耦电容以适 用于高频和低频。去耦电容应放置在接近PCB入口点和接 PCB上覆盖一个丝印层或阻焊膜，以便将连续铜层划分为 多个均等的部分。这样，在回流焊过程中，可在二者之间 确保多个连接点。而一个连续的、无分割的平面则仅可以 保证在AD8283与PCB之间有一个连接点。有关封装的更多 信息和更多PCB布局示例，请参考应用笔记AN-772。 近器件的位置处，尽可能地缩短走线长度。 Rev. B | Page 18 of 27 AD8283 串行外设接口(SPI) AD8283串行端口接口允许用户利用芯片内部的一个结构化 除了操作模式之外，可配置SPI端口以不同的方式操作。对 寄存器空间来配置信号链，以满足特定功能和操作的需要。 于不需要控制端口的应用，CS线可以连接并保持高电平。 这使得用户能够更加灵活地运用器件，并根据具体的应用 这将把其余SPI引脚置于第二功能模式，如“SDIO引脚”和 进行定制。通过串行端口，可访问地址空间，以及对地址 “SCLK引脚”部分所述。CS也可以接低电平，以使能双线模 空间进行读写。存储空间以字节为单位进行组织，并且可 式。当CS接低电平时，通信只需要SCLK和SDIO引脚。虽 以进一步细分成多个区域，如“存储器映射”部分所述。如 然器件在上电期间已同步，但在使用此模式时，应注意确 需了解详细操作信息，请参阅ADI应用笔记AN-877：“通 保串行端口仍然与CS线路保持同步。在双线模式下，建议 过SPI与高速ADC接口”。 仅使用1、2或3字节传输。无有效CS线的情况下，可以进 定义串行端口接口(SPI)的是三个引脚：SCLK、SDIO和CS 入但无法退出流模式。 引脚。SCLK(串行时钟)用于同步提供给器件的读取和写入 除了字长，指令阶段还决定串行帧是读操作还是写操作， 数据。SDIO(串行数据输入/输出)双功能引脚允许将数据发 从而通过串行端口对芯片编程或读取片内存储器的数据。 送至器件内部存储器映射寄存器或从该寄存器中读取数 如果指令是回读操作，则执行回读操作会使串行数据输入/ 据。CS(片选信号)引脚是低电平有效控制引脚，能够使能 输出(SDIO)引脚的数据传输方向，在串行帧的一定位置由 或者禁用读写周期(见表6)。 输入改为输出。 数据可通过MSB优先模式或LSB优先模式发送。芯片上电 表6. 串行端口引脚 引脚 SCLK SDIO CS 功能 串行时钟。串行移位时钟输入。SCLK用来使串行 接口的读写操作同步。 串行数据输入/输出。双功能引脚。通常用作输入或 输出，取决于发送的指令和时序帧中的相对位置。 片选控制信号(低电平有效)，用来选通读写周期。 后，默认模式为MSB优先，可以通过调整配置寄存器来更 改数据发送方式。如需了解更多关于该特性及其它特性的 信息，请参阅应用笔记AN-877：“通过SPI与高速ADC接口”。 硬件接口 表6中所描述的引脚构成用户编程设备与AD8283的串行端 CS的下降沿与SCLK的上升沿共同决定帧序列的开始。在 口之间的物理接口。当使用SPI接口时，SCLK引脚和CS引 指令周期传输一条16位指令，然后是一个或多个数据字 脚用作输入引脚。SDIO引脚是双向引脚，在写入阶段，用 节，由位域W0和W1决定。图32为串行时序图示例，相应 作输入引脚；在回读阶段，用作输出引脚。 的定义见表7。 该接口非常灵活，串行PROM或PIC微控制器均可控制该接 正常工作时，CS用来告知器件准备接收和处理SPI命令。 口，因而除了完整SPI控制器之外，用户还可以使用其它方 当CS被拉低时，器件通过SCLK和SDIO处理指令。一般而 法对器件编程(参见应用笔记AN-812)。 言，CS将一直保持低电平，直到通信周期结束。然而，如 如果用户选择不使用SPI接口，那么在器件上电期间将CS 果与慢速器件相连，可以在两个字节之间拉高CS，使老式 与AVDD相连后，这些双功能引脚就可以发挥其第二功 微控制器有足够的时间将数据传输至移位寄存器。当传输 能。有关SPI引脚支持哪些引脚绑定功能的详细信息，请参 一个、两个或三个字节的数据时，CS可以保持不变。当 见“SDIO引脚”和“SCLK引脚”部分。 W0和W1设置为11时，器件进入流模式并继续处理数据(读 出或写入)，直到CS被拉高以结束通信周期。这样就可以 传输整个存储器而无需额外的指令。无论何种模式，如果 CS在字节传输期间被拉高，则SPI状态机复位，器件等待 新的指令。 Rev. B | Page 19 of 27 AD8283 tDS tS tHI tCLK tDH CS tH tLO SDIO DON’T CARE DON’T CARE R/W W1 W0 A12 A11 A10 A9 A8 A7 D5 D4 D3 D2 D1 D0 DON’T CARE 图32. 串行时序详图 表7. 串行时序定义 参数 tDS tDH tCLK tS tH tHI tLO tEN_SDIO 最短时间(ns) 5 2 40 5 2 16 16 10 tDIS_SDIO 10 说明 数据与SCLK上升沿之间的建立时间 数据与SCLK上升沿之间的保持时间 时钟周期 CS与SCLK之间的建立时间 CS与SCLK之间的保持时间 SCLK应处于逻辑高电平状态的最短时间 SCLK应处于逻辑低电平状态的最短时间 相对于SCLK下降沿，SDIO引脚从输入状态切换到输出状态所需的最短时间 (图32未显示)。 相对于SCLK上升沿，SDIO引脚从输出状态切换到输入状态所需的最短时间 (图32未显示)。 Rev. B | Page 20 of 27 09795-012 SCLK DON’T CARE AD8283 存储器映射 逻辑电平 读取存储器映射表 存储器映射表的每一行都有8个地址位。存储器映射大致 分为三个部分：芯片配置寄存器映射(地址0x00和地址 以下是各寄存器的说明：“置位”是指将某位设置为逻辑1或 向某位写入逻辑1。类似地，“清除位”指将某位设置为逻辑0 0x01)、器件索引和传送寄存器映射(地址0x04至地址0xFF) 或向某位写入逻辑0。 以及ADC通道功能寄存器映射(地址0x08至地址0x2C)。 保留位置 存储器映射的第一栏显示寄存器地址编号，倒数第二栏显 不得写入未定义的存储器位置，除非写入本数据手册建议 示默认值。位7 (MSB)栏为给定十六进制默认值的起始位。 的默认值。值标示为0的地址应被视为保留地址，上电期 例如，地址0x09(时钟寄存器)的默认值为0x01，表示位7 = 0、 间应将0写入其寄存器。 位6 = 0、位5 = 0、位4 = 0、位3 = 0、位2 = 0、位1 = 0、位0 = 1， 默认值 或者0000 0001(二进制)。此设置是占空比稳定器在开启状态 下的默认值。通过向该地址的位0写入0，然后在寄存器 复位后，关键寄存器自动加载默认值。表8显示了这些值， 0xFF中的SW传送位写入0x01之后，关闭占空比稳定器。 在每个写入序列后对SW传送位写入1以更新SPI寄存器，这 点很重要。 注意，除了寄存器0x00、0x04、0x05和0xFF之外的所有寄 存器都利用主从锁存器进行缓冲，并要求向传送位写入1。 如需了解更多关于该功能及其它功能的信息，请参阅应用 笔记AN-877：“通过SPI与高速ADC接口”。 Rev. B | Page 21 of 27 AD8283 表8. AD8283存储器映射寄存器 地址 (十六 寄存器名称 进制) 芯片配置寄存器 00 CHIP_PORT_CONFIG 01 位7 (MSB) 0 位6 位5 位4 位3 位2 位1 LSB优先 1=开 0=关 (默认) 软复位 1=开 0=关 (默认) 1 1 软复位 1=开 0=关 (默认) LSB优先 1=开 0=关 (默认) CHIP_ID 位0 (LSB) 默认值 默认值注释 0 0x18 半字节之间应 建立镜像关系， 使得无论在何种 移位模式下， 均能正确设置 LSB优先或MSB 优先模式。 只读 默认值是AD8283 特定的唯一芯 片ID。这是一个 只读寄存器。 芯片ID位[7:0] (AD8283 = 0xA2，默认值) 器件索引和传送寄存器 04 DEVICE_INDEX_2 X X X X X X 数据 通道F 1=开 (默认) 0=关 数据 通道E 1=开 (默认) 0=关 0x0F 设置这些位以决 定哪一个片内器 件接收下一个写 命令。 05 DEVICE_INDEX_1 X X X X DEVICE_UPDATE X X X X 数据 通道C 1=开 (默认) 0=关 X 数据 通道B 1=开 (默认) 0=关 X 0x0F 数据 通道A 1=开 (默认) 0=关 软件传输 0x00 1=开 0=关 (默认) 设置这些位以决 定哪一个片内器 件接收下一个写 命令。 FF 数据 通道D 1=开 (默认) 0=关 X 通道功能寄存器 08 GLOBAL_MODES X X X X X X 内部关断模式 00 = 芯片运行 (默认) 01 = 完全关断 11 = 复位 0x00 决定关断模式 (全局)。 09 GLOBAL_CLOCK X X X X X X X 0x01 打开和关闭内部 占空比稳定器 (全局)。 0C FLEX_MUX_CONTROL X 未使用 通道关断 0 = PD (关断， 默认值) 1 = 上电 X X 多路复用器输入活动通道 0000 = A 0001 = Aux 0010 = AB 0011 = A Aux 0100 = ABC 0101 = AB Aux 0110 = ABCD 0111 = ABC Aux 1000 = ABCDE 1001 = ABCD Aux 1010 = ABCDEF 1011 = ABCDE Aux 0x00 设置哪个或哪些 复用输入通道在 使用，以及是否 关断未使用的通 道。 Rev. B | Page 22 of 27 占空比 稳定器 1=开 (默认) 0=关 从主移位寄存器 向从移位寄存器 同步传输数据。 AD8283 地址 (十六 进制) 0D 寄存器名称 FLEX_TEST_IO 0F FLEX_CHANNEL_INPUT 10 FLEX_OFFSET 11 FLEX_GAIN_1 滤波器截止频率控制 0000 = 1.3 × 1/4 × fSAMPLECH 0001 = 1.2 × 1/4 × fSAMPLECH 0010 = 1.1 × 1/4 × fSAMPLECH 0011 = 1.0 × 1/4 × fSAMPLECH(默认) 0100 = 0.9 × 1/4 × fSAMPLECH 0101 = 0.8 × 1/4 × fSAMPLECH 0110 = 0.7 × 1/4 × fSAMPLECH 0111 = 不适用 1000 = 1.3 × 1/3 × fSAMPLECH 1001 = 1.2 × 1/3 × fSAMPLECH 1010 = 1.1 × 1/3 × fSAMPLECH 1011 = 1.0 × 1/3 × fSAMPLECH 1100 = 0.9 × 1/3 × fSAMPLECH 1101 = 0.8 × 1/3 × fSAMPLECH 1110 = 0.7 × 1/3 × fSAMPLECH 1111 = 不适用 X X 6位LNA失调调节 00 0000用于LNA偏置高 01 1111用于LNA中高 10 0000用于LNA中低(默认) 11 1111用于LNA偏置低 X X X X X 12 FLEX_BIAS_CURRENT X X X X X 14 FLEX_OUTPUT_MODE X X X X X 15 FLEX_OUTPUT_ADJUST 0 = 使能 X 数据位 [11:0] 1 = 禁用 数据位 [11:0] X X 位7 位6 (MSB) 用户测试模式 00 = 关(默认) 01 = 开，单一交替 10 = 开，单一一次 11 = 开，交替一次 位5 产生 复位PN 长序列 1=开 0=关 (默认) 位4 产生 复位PN 短序列 1=开 0=关 (默认) 位3 位2 位1 位0 (LSB) 输出测试模式——见表9 0000 = 关(默认) 0001 = 中间电平短码 0010 = +FS短码 0011 = −FS短码 0100 = 棋盘形式输出 0101 = PN长序列 0110 = PN短序列 0111 = 1/0字反转 1000 = 用户输入 1001 = 1/0位反转 1010 = 1×同步 1011 = 1位高电平 1100 = 混合位频率 (格式由OUTPUT_MODE寄存器决定) X X X X 010 = 16 dB(默认) 011 = 22 dB 100 = 28 dB 101 = 34 dB X LNA偏置 00 = 高 01 = 中高(默认) 10 = 中低 11 = 低 0 = 偏移二进制 (默认) 1 = 二进制补码 (全局) 典型输出驱动强度 分别为典型输出 上升时间和下降时间 00 = 45 mA 01 = 30 mA 00 = 2.6 ns、3.4 ns 10 = 60 mA 01 = 1.1 ns、1.6 ns 11 = 60 mA(默认) 10 = 0.7 ns、0.9 ns 11 = 0.7 ns、0.7 ns (默认) Rev. B | Page 23 of 27 1 = 输出 反转 (局部) 默认值 0x00 默认值注释 设置此寄存器 后，测试数据 将取代正常数据 被置于输出引脚 上 。 (局 部 ， PN 序列除外。) 0x30 低通滤波器截止 频率(全局)。 fSAMPLECH = ADC 采 样 速 率 /活 动 通道数。 注意，绝对范围 以1 MHz到12 MHz 为限。 0x20 LNA强制失调校 正(局部)。 0x00 LNA和 PGA总 增 益调整(局部)。 0x09 LNA偏置电流调 整(全局)。 0x00 配置输出和数据 格式。 0x0F 用于调整输出上 升和下降时间， 以及选择输出驱 动强度，限制输 出切换给通道增 加的噪声。 AD8283 地址 (十六 进制) 寄存器名称 位7 (MSB) 18 FLEX_VREF 19 1A 位0 (LSB) 位6 位5 位4 位3 位2 位1 默认值 默认值注释 X 0 = 内部 基准 电压源 1 = 外部 基准 电压源 X X X X 00 = 0.625 V 01 = 0.750 V 10 = 0.875 V 11 = 1.024 V (默认) 0x03 选择内部基准电 压 源 (推 荐 的 默 认 值 )或 外 部 基 准电压源(全局)； 调整内部基准电 压源。 FLEX_USER_PATT1_LSB B7 B6 B5 B4 B3 B2 B1 B0 0x00 FLEX_USER_PATT1_ MSB FLEX_USER_PATT2_LSB B15 B14 B13 B12 B11 B10 B9 B8 0x00 B7 B6 B5 B4 B3 B2 B1 B0 0x00 1C FLEX_USER_PATT2_ MSB B15 B14 B13 B12 B11 B10 B9 B8 0x00 用户定义的 测试码，1 LSB。 用户定义的 测试码，1 MSB。 用户定义的 测试码，2 LSB。 用户定义的 测试码，2 MSB。 2B FLEX_FILTER X X X 2C CH_IN_IMP X 使能自动 低通调谐 1=开 (自清零) X X X 1B 0x00 X X 0 = 200Ω (默认) 1= 200kΩ 0x00 输入阻抗调整 (全局)。 表9. 灵活的输出测试模式 输出测试模式位 序列 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 测试码名称 关闭(默认) 中间电平短码 +满量程短码 −满量程短码 棋盘形式输出 PN长序列 PN短序列 1/0字反转 用户输入 1/0位反转 1×同步 1位高电平 混合位频率 数字输出字1 不适用 1000 0000 0000 1111 1111 1111 0000 0000 0000 1010 1010 1010 不适用 不适用 1111 1111 1111 寄存器0x19至寄存器0x1A 1010 1010 1010 0000 0011 1111 1000 0000 0000 1010 0011 0011 Rev. B | Page 24 of 27 数字输出字2 不适用 相同 相同 相同 0101 0101 0101 不适用 不适用 0000 0000 0000 寄存器0x1B至寄存器0x1C 不适用 不适用 不适用 不适用 接受数据格式选择 不适用 是 是 是 否 是 是 否 否 否 否 否 否 AD8283 应用原理图 AVDD33REF 0.1µF 3.3V DVDD33SPI 0.1µF 3.3V AVDD33A 0.1µF DVDD33CLK 0.1µF AVDD33B 0.1µF DVDD33DRV 0.1µF AVDD33C 0.1µF DVDD33DRV 0.1µF 1.8V DVDD18 0.1µF AVDD18 0.1µF 1.8V AVDD18 0.1µF DVDD18CLK 0.1µF AVDD18ADC 0.1µF D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 AVDD33D 0.1µF 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 AVDD33E 0.1µF 0.1µF INA+ 0.1µF AD8283 (TOP VIEW) NC TEST4 DVDD18CLK CLK+ CLK– DVDD33CLK AVDD33REF VREF RBIAS BAND APOUT ANOUT TEST3 AVDD18ADC AVDD18 INADC+ INADC– NC 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 INA– NC DSYNC PDWN DVDD18 SCLK SDIO CS AUX MUXA ZSEL TEST1 TEST2 DVDD33SPI AVDD18 AVDD33A INA– INA+ NC INB– 0.1µF CLK+ CLK– 0.1µF 0.1µF 0.1µF INADC+ 0.1µF INADC– 0.1µF INF– 0.1µF INE– 0.1µF IND– INF+ 0.1µF INB+ 0.1µF 0.1µF INC– 54 53 52 51 50 49 48 47 46 10kΩ 45 44 1% 43 42 41 40 39 38 37 INE+ 0.1µF INC+ 0.1µF 0.1µF IND+ NOTES 1. ALL CAPACITORS FOR SUPPLIES AND REFERENCES SHOULD BE PLACED CLOSE TO THE PART. 图33. 差分输入 Rev. B | Page 25 of 27 09795-013 SDIO CS AUX MUXA ZSEL 10kΩ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 NC NC AVDD33B INB– INB+ AVDD33C INC– INC+ AVDD33D IND– IND+ AVDD33E INE– INE+ AVDD33F INF– INF+ NC NC DSYNC PDWN SCLK NC DVDD33DRV NC NC D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 DVDD33DRV NC AVDD33F 0.1µF AD8283 AVDD33REF 0.1µF 3.3V DVDD33SPI 0.1µF 3.3V AVDD33A 0.1µF DVDD33CLK 0.1µF AVDD33B 0.1µF DVDD33DRV 0.1µF AVDD33C 0.1µF DVDD33DRV 0.1µF 1.8V DVDD18 0.1µF AVDD18 0.1µF 1.8V AVDD18 0.1µF DVDD18CLK 0.1µF AVDD18ADC 0.1µF D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 AVDD33D 0.1µF 72 71 70 69 68 67 66 65 64 63 62 61 60 59 58 57 56 55 AVDD33E 0.1µF R 0.1µF AD8283 (TOP VIEW) NC TEST4 DVDD18CLK CLK+ CLK– DVDD33CLK AVDD33REF VREF RBIAS BAND APOUT ANOUT TEST3 AVDD18ADC AVDD18 INADC+ INADC– NC 0.1µF 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 INA NC DSYNC PDWN DVDD18 SCLK SDIO CS AUX MUXA ZSEL TEST1 TEST2 DVDD33SPI AVDD18 AVDD33A INA– INA+ NC INB 0.1µF INC 0.1µF 54 53 52 51 50 49 48 47 46 10kΩ 45 44 1% 43 42 41 40 39 38 37 0.1µF INF 0.1µF INE 0.1µF IND CLK+ CLK– 0.1µF NOTES 1. RESISTOR R (INx– INPUTS) SHOULD MATCH THE OUTPUT IMPEDANCE OF THE INPUT DRIVER. 2. ALL CAPACITORS FOR SUPPLIES AND REFERENCES SHOULD BE PLACED CLOSE TO THE PART. 图34. 单端输入 Rev. B | Page 26 of 27 0.1µF 0.1µF INADC+ 0.1µF INADC– 09795-029 SDIO CS AUX MUXA ZSEL 10kΩ 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 NC NC AVDD33B INB– INB+ AVDD33C INC– INC+ AVDD33D IND– IND+ AVDD33E INE– INE+ AVDD33F INF– INF+ NC NC DSYNC PDWN SCLK NC DVDD33DRV NC NC D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 DVDD33DRV NC AVDD33F 0.1µF AD8283 外形尺寸 10.10 10.00 SQ 9.90 0.60 0.42 0.24 9.85 9.75 SQ 9.65 55 54 PIN 1 INDICATOR 18 37 19 36 BOTTOM VIEW 0.25 MIN 8.50 REF 0.70 0.65 0.60 0.05 MAX 0.01 NOM COPLANARITY 0.08 0.20 REF SEATING PLANE 1 8.60 8.50 SQ 8.40 EXPOSED PAD TOP VIEW 12° MAX 72 0.50 BSC 0.50 0.40 0.30 0.90 0.85 0.80 0.30 0.23 0.18 FOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE PIN CONFIGURATION AND FUNCTION DESCRIPTIONS SECTION OF THIS DATA SHEET. COMPLIANT TO JEDEC STANDARDS MO-220-VNND-4 11-06-2013-C PIN 1 INDICATOR 0.60 0.42 0.24 图35. 72引脚LFCSP_VQ封装 10 mm × 10 mm， 超薄体(CP-72-5) 图示尺寸单位：mm 订购指南 型号1、2、3 AD8283WBCPZ-RL AD8283WBCPZ AD8283CP-EBZ 1 2 3 温度范围 −40°C至+105°C −40°C至+105°C 封装描述 72引脚 LFCSP_VQ，13"卷带和卷盘 72引脚 LFCSP_VQ，窝伏尔组件 评估板 封装选项 CP-72-5 CP-72-5 Z = 符合RoHS标准的器件。 W = 通过汽车应用认证。 符合JEDEC标准MO-220-VNND-4。 汽车应用产品 AD8283WBCPZ生产工艺受到严格控制，以满足汽车应用的质量和可靠性要求。请注意，车用型号的技术规格可能不同于商 用型号；因此，设计人员应仔细阅读本数据手册的技术规格部分。只有显示为汽车应用级的产品才能用于汽车应用。欲了解 特定产品的订购信息并获得该型号的汽车可靠性报告，请联系当地ADI客户代表。 ©2011–2014 Analog Devices, Inc. All rights reserved. Trademarks and registered trademarks are the property of their respective owners. D09795sc -0-10/14(B) Rev. B | Page 27 of 27