ADSP-21469KBCZ-3

SHARC处理器 ADSP-21467/ADSP-21469 摘要 提供以音频中心的独特外设，例如数字应用接口、数字传输 高性能32/40位浮点处理器，针对高性能音频处理进行优化 内 容 保 护 (DTCP)协 议 、 串 行 端 口 、 精 密 时 钟 发 生 器 、 单指令、多数据(SIMD)计算架构 S/PDIF收发器、异步采样速率转换器、输入数据端口等等。 片内集成5 Mbit RAM和4 Mbit ROM 详细订购信息请参阅第72页的订购指南 工作频率高达450 MHz 通过汽车应用认证，参见第72页汽车产品 与SHARC系列的所有其它产品代码兼容 图1. 功能框图 SHARC和SHARC标志均为ADI公司的注册商标。 Rev. A Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other rights of third parties that may result from its use. Specifications subject to change without notice. No license is granted by implication or otherwise under any patent or patent rights of Analog Devices. Trademarks and registered trademarks are the property of their respective companies. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.326.3113 ©2011 Analog Devices, Inc. All rights reserved. ADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供 的最新英文版数据手册。 ADSP-21467/ADSP-21469 目录 摘要.................................................................................................. 1 概述.................................................................................................. 3 系列内核架构 ........................................................................... 4 系列外设架构 ........................................................................... 7 系统设计.................................................................................. 10 开发工具.................................................................................. 11 其他信息.................................................................................. 11 相关信号链 ............................................................................. 11 引脚功能描述 .............................................................................. 12 技术规格 ....................................................................................... 18 工作条件.................................................................................. 18 电气特性.................................................................................. 19 绝对最大额定值..................................................................... 21 封装信息.................................................................................. 21 ESD灵敏度 .............................................................................. 22 时序规格.................................................................................. 22 测试条件.................................................................................. 60 输出驱动电流 ......................................................................... 60 容性负载.................................................................................. 61 热特性 ...................................................................................... 63 CSP_BGA封装引脚分配—汽车应用型号 ............................. 65 CSP_BGA封装引脚分配—标准型号 ...................................... 68 外形尺寸 ....................................................................................... 71 表贴设计.................................................................................. 71 汽车应用级产品.......................................................................... 72 订购指南 ....................................................................................... 72 修订历史 2011年12月—修订版0至修订版A 修订了SHARC系列特性中的脚注 ........................................... 3 添加了含内部ROM的ADSP-21467型号。 SHARC系列特性........................................................................... 3 内部存储器空间............................................................................ 6 汽车应用级产品.......................................................................... 72 添加了正确端接未使用引脚的信息，还修订了引脚描述和 封装引脚分配。 未用引脚端接 .............................................................................. 12 引脚描述 ....................................................................................... 13 CSP_BGA封装引脚分配—标准型号 ...................................... 68 纠正了与以下规格有关的文档错误。 引脚功能描述 .............................................................................. 12 DDR2 SDRAM读周期时序 ....................................................... 32 DDR2 SDRAM写周期时序 ....................................................... 33 AMI读取 ....................................................................................... 34 添加了共享存储器支持的信息。 共享的外部存储器 ....................................................................... 7 引脚功能描述 .............................................................................. 12 共享的存储器总线请求............................................................. 37 CSP_BGA封装引脚分配—汽车应用型号 ............................. 65 CSP_BGA封装引脚分配—标准型号 ...................................... 68 Rev. A | Page 2 of 72 | December 2011 ADSP-21467/ADSP-21469 概述 ADSP-21467/ADSP-21469 SHARC®处理器属于SIMD SHARC 系列DSP，采用ADI公司的Super Harvard架构。处理器与 ADSP-2126x、ADSP-2136x、ADSP-2137x、ADSP-2116x DSP以及SISD(单指令流-单数据流)模式的第一代ADSP2106x SHARC处理器源代码兼容。这些32/40位浮点处理器 针对高性能音频应用进行了优化，具有大容量片内 SRAM，多条内部总线可消除I/O瓶颈，并且提供创新的数 字应用/外设接口(DAI/DPI)。 表1给出了处理器的性能基准，而表2给出了产品的特性。 表1. 处理器基准 速度 (450 MHz时) 基准算法 1024点复数FFT(基4，带翻转) FIR滤波器(每抽头)1 IIR滤波器(每双二阶)1 矩阵乘法(流水线) [3 × 3] × [3 × 1] [4 × 4] × [4 × 1] 除法(y/×) 平方根倒数 1 20.44 1.11 ns 4.43 ns 10.0 ns 17.78 ns 6.67 ns 10.0 ns 假定多通道SIMD模式下有两个文件 表2. SHARC系列特性 特性 最大频率 RAM ROM ROM含音频解码器1 DTCP硬件加速器2 PWM脉冲宽度调制 S/PDIF DDR2存储器接口 DDR2存储器总线宽度 共享的DDR2外部存储器 从SPORT到 外部存储器均直接DMA FIR、IIR、FFT加速器 MLB接口 IDP 串行端口SPORT DAI (SRU)/DPI (SRU2) UART 链路端口 带8位支持的AMI接口 ADSP-21467 ADSP-21469 450 MHz 5 Mbits 4 Mbit 是 不适用 否 否 是 是 是 16位 是 是 是 仅汽车应用型号 是 8 20/14引脚 1 2 是 Rev. A 表2. SHARC系列特性(续) 特性 SPI TWI SRC性能 封装 1 2 ADSP-21467 ADSP-21469 2 是 –128 dB 324引脚CSP_BGA 工厂编程的ROM包括：Dolby AC-3 5.1解码、Dolby Pro Logic IIx、Dolby 智能混频器(eMix)、Dolby Volume后处理器、Dolby耳机v2、DTS Neo:6 和解码、DTS 5.1解码(96/24)、数学表格/转动系数/256和512 FFT以及ASRC。 有关完整的产品信息和供货信息，请访问www.analog.com。 有关支持DTCP的ADSP-21467/ADSP-21469处理器供货信息，请联系当地 ADI办事处。 第1页图1显示了构成处理器的两个时钟域。内核时钟域包 含以下特性： • 两个处理元件(PEx、PEy)，各元件均由ALU、乘法器、 移位器和数据寄存器文件组成 • 数据地址发生器(DAG1、DAG2) • 带指令缓存的程序序列器 • 一个带引脚排列的周期性定时器 • PM和DM总线，支持存储器与内核之间在每个内核处理 器周期传输2x64位数据 • 片内SRAM (5 Mb) • 片内掩膜可编程ROM (4 Mb) • 用于仿真和边界扫描的JTAG测试访问端口。JTAG通过 用户断点提供软件调试功能，支持灵活的异常处理。 第1页图1还显示了外设时钟域(也称为I/O处理器)，它包含 以下特性： • 用于数据传输的32位的IOD0(外设DMA)和IOD1(外部端 口DMA)总线 • 用于内核连接的外设和外部端口总线 • 带AMI和DDR2控制器的外部端口 • 4个PWM控制单元 • 1个 用 于 内 部 到 内 部 存 储 器 传 输 的 存 储 器 到 存 储 器 (MTM)单元 • 数字应用接口，包括4个精密时钟发生器(PCG)、1个用 于串行和并行互连的输入数据端口(IDP)、1个S/PDIF接 收器/发送器、4个异步采样速率转换器、8个串行端口 和1个灵活的信号路由单元(DAI SRU)。 • 数字外设接口，包括两个定时器、一个双线式接口、一 个UART、两个串行外设接口(SPI)、两个精密时钟发生 器(PCG)和一个灵活的信号路由单元(DPI SRU)。 | Page 3 of 72 | December 2011 ADSP-21467/ADSP-21469 如第1页图1所示，处理器采样两个计算单元，相对于以前的 SHARC处理器，其处理各种DSP算法的性能有了显著提高。 处理器采用SIMD计算硬件，以450 MHz速率运行时能够执行 2.7 GFLOPS，以400 MHz速率运行时能够执行2.4 GFLOPS。 系列内核架构 处 理 器 与 ADSP-2137x、 ADSP-2136x、 ADSP-2126x、 ADSP-21160、ADSP-21161及第一代ADSP-2106x SHARC处 理器在汇编水平上代码兼容。ADSP-21467/ADSP-21469处 理器与ADSP-2126x、ADSP-2136x、ADSP-2137x、ADSP2116x SIMD SHARC处理器具有相同的架构特性，如图2所 示，详见以下部分的说明。 SIMD计算引擎 处理器包含两个单指令、多数据(SIMD)引擎的计算处理器 元件，分别称为PEX和PEY，各元件均由ALU、乘法器、 移位器和寄存器文件组成。PEX始终有效，PEY可通过将 MODE1寄存器的PEYEN模式位设为1来使能。使能该模式 后，允许处理器在两个处理元件中执行同一指令，但各处 理元件处理不同的数据。这种架构对于执行计算密集型 DSP算法非常有效。 进入SIMD模式，还会影响存储器和处理元件之间传输数 据的方式。处于SIMD模式时，为了支持处理元件的计算 操作，需要两倍的数据带宽。所以，进入SIMD模式时， 存储器与处理元件之间的带宽也会加倍。在SIMD模式下 使用DAG传输数据时，每次访问存储器或寄存器文件传输 两个数据值。 独立并行计算单元 各处理元件内部有一组计算单元。计算单元由算术/逻辑单 元(ALU)、乘法器和移位器组成。这些单元在单一周期内 执行所有操作。这三个单元在每个处理元件内并行排列， 从而使计算吞吐速率达到最大。一个多功能指令执行并行 ALU和乘法器操作。在SIMD模式下，并行ALU和乘法器 操作同时在两个处理元件中进行。这些计算单元支持IEEE 32位单精度浮点、40位扩展精度浮点和32位定点数据格式。 定时器 用于产生周期性软件中断的内核定时器。内核定时器可以 配置为利用FLAG3作为定时器到期信号。 数据寄存器文件 实现了计算单元与内部存储器之间不受限制的数据流动。 PEX中的寄存器称为R0至R15，PEY中称为S0至S15。 上下文切换 处理器的许多寄存器都有辅助寄存器，在中断处理期间可 以将其激活以实现快速上下文切换。寄存器文件中的数据 寄存器、DAG寄存器以及乘法器结果寄存器均有辅助寄存 器。主要寄存器在复位时有效，辅助寄存器则是通过模式 控制寄存器中的控制位激活。 通用寄存器 这些寄存器可用于一般任务。USTAT(4)寄存器可以对内核 的所有系统寄存器(控制/状态)轻松进行位操作(置1、清0、 反转、测试、XOR)。 数据总线交换寄存器(PX)允许数据在64位PM数据总线与64 位 DM数 据 总 线 之 间 传 送 ， 或 者 在 40位 寄 存 器 文 件 与 PM/DM数据总线之间传送。这些寄存器包含用来处理数 据宽度差异的硬件。 单周期获取1个指令和4个操作数 处理器采用增强的Harvard架构，数据存储器(DM)总线传 输数据，程序存储器(PM)总线传输指令和数据(见图2)。利 用独立的程序和数据存储器总线以及片内指令缓存，处理 器可以在一个周期内同时获取4个操作数(每条数据总线2个) 和1个指令。 指令缓存 处理器含有一个片内指令缓存，支持三总线操作以获取一 个指令和四个数据值。指令缓存是有选择性的，指令获取 与PM总线数据存取冲突的指令才能被缓存。此缓存支持 全速执行内核环路操作，如数字滤波器乘加和FFT蝴蝶处 理等。 带零开销硬件环形缓冲器支持的数据地址发生器 两个数据地址发生器(DAG)用于间接寻址以及环形数据缓 冲器的硬件实现。环形缓冲器支持对数字信号处理所需的 延迟线和其它数据结构进行高效编程，常用于数字滤波器 和傅里叶变换。处理器的两个DAG包含足够的寄存器，最 多可以创建32个环形缓冲器(16个主要寄存器集、16个辅助 寄存器集)。DAG自动处理地址指针回绕，可降低开销、 提高性能并简化实现。环形缓冲器可以在任何寄存器位置 开始和结束。 每个处理元件均包含一个通用数据寄存器文件。该寄存器 文件用于在计算单元与数据总线之间传输数据，以及存储 即时结果。这些10端口、32个寄存器(16个主要寄存器、16个 辅助寄存器)寄存器文件加上处理器的增强Harvard架构， Rev. A | Page 4 of 72 | December 2011 ADSP-21467/ADSP-21469 图2. SHARC内核框图 灵活的指令集 片内存储器 48位指令字支持各种并行操作，可实现简练编程。例如， 处理器可以有条件地在两个处理元件中执行乘法、加法和 减法，同时进行分支并从存储器获取最多4个32位数据值， 所有这些只需一个指令。 处理器包含5 Mb的内部RAM。每个模块可以针对不同的代 码和数据存储组合配置(参见表4)。每个存储器模块均支持 内核处理器和I/O处理器的单周期独立访问。存储器架构 与其单独的片内总线配合使用，允许在单一周期内从内核 传输两个数据，还允许在单一周期内从I/O处理器传输一个 数据。 可变指令集架构(VISA) 除了支持源自上一代SHARC处理器的标准48位指令以外， 处理器还支持新的16位和32位指令。此特性称为可变指令 集架构(VISA)，48位指令中的冗余/无用位被删除，从而使 代码更有效、更紧凑。程序序列器支持从内部和外部 DDR2存储器获取这些16位和32位指令。为使代码生成工具 能够产生更高效的操作码，源模块需要利用VISA选项编译。 Rev. A 处理器的SRAM可以配置为最多160k字的32位数据、320k 字的16位数据、106.7k字的48位指令(或40位数据)或不同大小 字的组合，只要不超过5 Mb。所有存储器都可以通过16位、 32位、48位或64位字访问。支持16位浮点存储格式，片内 可存储的数据量得以加倍。32位浮点与16位浮点之间的转 换通过单指令执行。虽然每个存储器模块都可以存储代码 和数据的组合，但如果让一个模块存储数据，利用DM总 线进行传输，让另一个模块存储指令和数据，利用PM总 线进行传输，则存取效率最高。 | Page 5 of 72 | December 2011 ADSP-21467/ADSP-21469 使用DM总线和PM总线，一条总线专用于一个存储器模 块，就可以保证单周期执行两个数据传输。这种情况下， 指令必须通过缓存提供。 表3中的存储器映射给出了处理器的内部存储器地址空间。 48位空间部分说明可以存放48位指令，其的地址空间。32位 部分说明可以存放32位的数据其的地址范围。 片内存储器带宽 内部存储器架构允许程序对四个模块中的任意模块同时进 行4次访问(假定不存在模块冲突)。总带宽利用DMD/PMD 总线(2 × 64位、CCLK速度)和IOD0/1总线(2 × 32位、PCLK 速度)实现。 不安全的ROM 基于ROM的安全性 使能ROM安全特性通过硬件保证用户软件代码安全，防止 未经授权读取内部代码。使用此特性时，处理器启动时不 会加载任何外部代码，而是完全从内部ROM执行。此外， 处理器不能自由地通过JTAG端口进行访问。相反，每位客 户都会获得一个唯一的64位密钥，必须通过JTAG或测试访 问端口扫描该密钥后才能访问。 数字传输内容保护 DTCP规范定义了加密协议，避免音频娱乐内容在穿过 IEEE 1394标准等高性能数字总线时被非法复制、截取和 篡改。只有通过另一个经认证的复制保护系统(例如DVD 内容加扰系统)传递到源设备的合法娱乐内容才会受到这个 复制保护系统的保护。 对于不安全的ROM，使用第10页表8所示的BOOTCFG引 脚，选择引导模式。在该模式下，始终使能仿真，IVT置 于内部RAM，除非BOOTCFGx = 011。 表3. 内部存储器空间1 长字(64位) 模块0 ROM(保留) 0x0004 0000–0x0004 7FFF 保留 0x0004 8000–0x0004 8FFF 模块0 SRAM 0x0004 9000–0x0004 EFFF 保留 0x0004 F000–0x0004 FFFF 模块1 ROM (保留) 0x0005 0000–0x0005 7FFF 保留 0x0005 8000–0x0005 8FFF 模块1 SRAM 0x0005 9000–0x0005 EFFF 保留 0x0005 F000–0x0005 FFFF 模块2 SRAM 0x0006 0000–0x0006 3FFF 保留 0x0006 4000– 0x0006 FFFF 模块3 SRAM 0x0007 0000–0x0007 3FFF 保留 0x0007 4000–0x0007 FFFF 1 IOP寄存器0x0000 0000–0x0003 FFFF 扩展精度普通字或指令字 (48位) 普通字(32位) 模块0 ROM(保留) 模块0 ROM(保留) 0x0008 0000–0x0008 AAA9 0x0008 0000–0x0008 FFFF 保留 保留 0x0008 AAAA–0x0008 BFFF 0x0009 0000–0x0009 1FFF 模块0 SRAM 模块0 SRAM 0x0008 C000–0x0009 3FFF 0x0009 2000–0x0009 DFFF 保留 保留 0x0009 4000–0x0009 FFFF 0x0009 E000–0x0009 FFFF 模块1 ROM (保留) 模块1 ROM (保留) 0x000A 0000–0x000A AAA9 0x000A 0000–0x000A FFFF 保留 保留 0x000A AAAA–0x000A BFFF 0x000B 0000–0x000B 1FFF 模块1 SRAM 模块1 SRAM 0x000A C000–0x000B 3FFF 0x000B 2000–0x000B DFFF 保留 保留 0x000B 4000–0x000B FFFF 0x000B E000–0x000B FFFF 模块2 SRAM 模块2 SRAM 0x000C 0000–0x000C 5554 0x000C 0000–0x000C 7FFF 保留 保留 0x000C 5555–0x000D FFFF 0x000C 8000–0x000D FFFF 模块3 SRAM 模块3 SRAM 0x000E 0000–0x000E 5554 0x000E 0000–0x000E 7FFF 保留 保留 0x000E 5555–0x0000F FFFF 0x000E 8000–0x000F FFFF 短字(16位) 模块0 ROM(保留) 0x0010 0000–0x0011 FFFF 保留 0x0012 0000–0x0012 3FFF 模块0 SRAM 0x0012 4000–0x0013 BFFF 保留 0x0013 C000–0x0013 FFFF 模块1 ROM (保留) 0x0014 0000–0x0015 FFFF 保留 0x0016 0000–0x0016 3FFF 模块1 SRAM 0x0016 4000–0x0017 BFFF 保留 0x0017 C000–0x0017 FFFF 模块2 SRAM 0x0018 0000–0x0018 FFFF 保留 0x0019 0000–0x001B FFFF 模块3 SRAM 0x001C 0000–0x001C FFFF 保留 0x001D 0000–0x001F FFFF 某些处理器包括一个客户可定义ROM模块。这些型号的ROM地址不是像本表所示被保留。欲了解更多信息，请与当地ADI销售代表联系。 Rev. A | Page 6 of 72 | December 2011 ADSP-21467/ADSP-21469 系列外设架构 处理器包含了丰富的外设集，支持类型广泛的应用，包括 高质量音频、医疗成像、通信、军用、测试设备、三维图 形、语音识别、电机控制、成像和其它应用。 外部端口 外部端口支持通过内核和DMA访问存取外部存储器。外部 存储器地址空间分为四个bank，任何bank都可以设置为异 步或同步存储器。外部端口由下列模块组成。 • 异步存储器接口，用于与符合标准异步SRAM访问协议 的SRAM、FLASH和其它器件通信。AMI支持bank 0中的 2M字外部存储器和bank 1、bank 2、bank 3中的4M字外 部存储器。 • 1个DDR2 DRAM控制器。可以支持最大2 Gb的外部存储 器设备。 • 仲裁逻辑，用于协调内部和外部存储器通过外部端口的 内核和DMA传输。 外部的存储器 处理器的外部端口提供了器件与各种工业标准存储器设备 的高性能无缝接口。通过使用独立的内部DDR2存储控制 器，外部端口可以与同步和/或异步存储器设备接口。16位 DDR2 DRAM控制器连接到工业标准同步DRAM器件，而第 二个8位异步存储控制器用于连接各种存储器件。4个存储 器选择引脚最多支持4个独立的器件共存，同步和异步类 型器件可以任意组合。非DDR2 DRAM外部存储器地址空 间，参见表4。 表4. 非DDR2 DRAM地址的外部存储器 模块 模块0 模块1 模块2 模块3 大小(字) 2M 4M 4M 4M 地址范围 0x0020 0000 – 0x003F FFFF 0x0400 0000 – 0x043F FFFF 0x0800 0000 – 0x083F FFFF 0x0C00 0000 – 0x0C3F FFFF 对外部存储器的SIMD访问 DDR2控制器支持通过64位EPD(外部端口数据总线)进行 SIMD访问，允许访问PEy单元普通字空间(NW)中的补充 寄存器。因为不需要像SISD模式一样明确加载补充寄存 器，所以性能得到了改善。 对外部存储器的VISA和ISA访问 DDR2控制器也支持VISA代码操作，可降低存储器负载， 因为VISA指令是压缩式。此外，总线获取也得以减少，因 为在最佳情况下，一个48位获取操作包含3个有效指令。 它同时支持利用传统ISA操作执行代码。注意，无论VISA 还是ISA，它仅支持从模块0执行代码。表5给出了各种模 式下指令获取的地址范围。 表5. 外部模块0指令获取 访问类型 ISA (NW) VISA (SW) 地址范围 0x0020 0000 – 0x005F FFFF 0x0060 0000 – 0x00FF FFFF 共享的外部存储器 这些处理器支持与其他ADSP-2146x处理器一起连接到通用 共享的外部DDR2存储器，从而创建共享的外部总线处理 器系统。支持： • • • • 共享外部总线的分布式片内仲裁 固定和旋转的优先级总线仲裁 总线超时逻辑 总线锁定 多个处理器可以共享不含更多仲裁逻辑的外部总线。片内 含仲裁逻辑，允许最多连接两个处理器。第13页表10提供 了多处理器系统中所用的引脚说明。 DDR2支持 处理器支持16位DDR2，其最高频率工作可以工作在内核 时钟频率一半的。支持从外部存储器执行。可以支持最大 2 Gb的外部存储器设备。 DDR2 DRAM控制器 DDR2 DRAM控制器提供的16位接口最多支持4个由工业标 准DDR2 DRAM器件构成的独立模块。每个模块完全兼容 DDR2 DRAM标准，拥有自己的存储器选择线(DDR2_CS3 – DDR2_CS0)，并且可以配置为包含32 MB到256 MB的存储 器。DDR2 DRAM外部存储器地址空间参见表6。 可以利用一组可编程时序参数来配置DDR2 DRAM模块以 支持存储器件。 表6. DDR2 DRAM地址的外部存储器 模块 模块0 模块1 模块2 模块3 Rev. A 大小(字) 4M 10M | Page 7 of 72 | December 2011 大小(字) 62M 64M 64M 64M 地址范围 0x0020 0000 – 0x03FF FFFF 0x0400 0000 – 0x07FF FFFF 0x0800 0000 – 0x0BFF FFFF 0x0C00 0000 – 0x0FFF FFFF ADSP-21467/ADSP-21469 注意，所示的外部存储器模块地址是针对普通字(32位)访 问。如果同一外部存储器模块中既有48位指令，又有32位 数据，则映射时必须小心，避免重叠。 异步存储控制器 异步存储控制器提供一个可配置接口，最多支持4个独立 的存储器模块或I/O器件。每个模块可以采用不同的时序 参数独立编程，可以连接类型广泛的存储器件，包括 SRAM、Flash、EPROM以及能与标准存储器控制线接口的 I/O器件。在处理器的地址空间中，bank 0占用2M字窗口， bank 1、2、3占用4M字窗口，但如果未全部填充，存储控制 器逻辑不会将这些窗口配置为彼此相邻。 外部端口吞吐速率 基于400 MHz时钟的AMI外部端口吞吐速率为66M b/s，DDR2 外部端口吞吐速率为800M b/s。 链路端口 两个8位宽链路口可以与其它DSP或外设的链路口相连。链 路端口是双向端口，具有8条数据线、1条应答线和1条时 钟线。链路端口可以工作在166 MHz的最高频率下。 MediaLB 汽车应用型号具有一个MLB接口，通过该接口，处理器可 以用作媒体本地总线器件。它支持3引脚和5引脚媒体本地 总线协议。速度最高可达1024 FS(49.25Mb/s，FS = 48.1 kHz)， 最多支持31个逻辑通道，每个媒体本地总线帧最多包含 124字节的数据。 MLB接口支持MOST25和MOST50数据速率。不支持同步 传输模式。 脉冲宽度调制 PWM模块是一个灵活且可编程的PWM波形发生器，可用 来产生所需的开关信号，以便支持电机和引擎控制、音频 功率控制相关的各种应用。PWM发生器可以产生中心对 齐或边沿对齐的PWM波形。此外，它可以在两路成对输 出上产生互补信号，或在非成对输出上产生独立信号(适用 于由四个PWM波形组成的一组)。在产生中心对齐PWM波 形的同时，PWM发生器可以在两种不同模式下工作：单 次更新模式或二次更新模式。 整个PWM模块具有四组PWM输出，每组有4个PWM输 出。所以该模块总共会生成16个PWM输出。每个PWM组 在四路PWM输出上产生两对PWM信号。 Rev. A | Page 8 of 72 | 数字应用接口(DAI) 通过数字应用接口(DAI)，各种外设可以连接到任意DAI引 脚(DAI_P20–1)。 程序利用信号路由单元(SRU)实现这些连接，如第1页图1 所示。 SRU是一个矩阵路由单元(或一组多路复用器)，支持DAI提 供的外设在软件控制下互连。因此，与非可配置信号路径 支持的算法集相比，它可以使用更大的算法集，使得更广 泛的应用可以轻松使用DAI相关外设。 DAI包括下面说明的外设。 串行端口 这些处理器具有8个同步串行端口，通过这些端口，处理 器可以低成本地连接到各种数字和混合信号外设，如ADI 公司的AD183x系列音频编解码器、ADC和DAC。这些串 行端口由两条数据线、一条时钟线和一条帧同步线组成。 数据线可以编程为发送或接收数据，各数据线有一个专用 DMA通道。 所有8个SPORT均使能时，最多可以支持16个发送或16个 接收DMA音频数据通道，或者支持每帧128信道的4个全双 工TDM流。 串行端口工作在fPCLK/4的最大数据速率。串行端口数据可 以通过专用DMA通道自动写入和读取片内存储器/外部存 储器。每个串行端口都可以与另一个串行端口合作以提供 TDM支持。一个SPORT提供两个发送信号，另一个SPORT 提供两个接收信号。帧同步和时钟共享。 串行端口有五种工作模式： • • • • • 标准DSP串行模式 多通道(TDM)模式 I2S模式 包装I2S模式 左对齐模式 S/PDIF兼容数字音频接收器/发送器 S/PDIF接收器/发送器没有独立的DMA通道。它以串行格 式接收音频数据，并将其转换为双相编码信号。接收器/发 送器的串行数据输入可以格式化为左对齐、I2S或右对齐， 字宽为16、18、20或24位。 S/PDIF接收器/发送器的串行数据、时钟和帧同步输入通过 信号路由单元(SRU)路由，其来源包括SPORT、外部引脚、 精密时钟发生器(PCG)等，并受SRU控制寄存器的控制。 December 2011 ADSP-21467/ADSP-21469 异步采样速率转换器 异步采样速率转换器(ASRC)包含4个ASRC模块，具有与 192 kHz立体声异步采样速率转换器AD1896相同的内核， SNR高达128 dB。ASRC模块用于在独立的立体声通道上执 行同步或异步采样速率转换，不占用内部处理器资源。4个 SRC模块也可以配置为联合工作，实现无相位失配的多通 道音频数据转换。最后，ASRC可以用来清除音频数据中 S/PDIF接收器等抖动时钟源的影响。 输入数据端口 IDP最多提供8个串行输入通道，各通道均有自己的时钟、 帧同步和数据输入。8个通道自动复用到一个32位乘8深的 FIFO。数据始终格式化为64位帧，且被分为两个32位字。 串行协议设计用于接收I2S、左对齐采样对或右对齐模式的 音频通道。一个帧同步周期表示一个64位左/右对，但数据 以32位字发送到FIFO(即每次半个帧)。处理器支持24位和 32位I2S、24位和32位左对齐、24/20/18/16位右对齐格式。 精密时钟发生器 精密时钟发生器(PCG)由A、B、C和D四个单元组成，每个 单元均能从一个时钟输入信号产生一对信号(时钟和帧同 步)。每个单元的功能完全相同，彼此独立工作。各单元产 生的两个信号一般用作串行位时钟/帧同步对。 数字外设接口(DPI) 数字外设接口可以连接到两个串行外设接口端口(SPI)、一个 通用异步接收器-发送器(UART)、12个标志、一个双线式 接口(TWI)和两个通用定时器。DPI包括下面说明的外设。 串行外设接口 处理器包含了两个串行外设接口端口(SPI)。SPI是工业标 志同步串行链路，支持SPI兼容端口与其它SPI兼容器件通 信。SP包括两个数据引脚，一个器件选择引脚，一个时钟 引脚。它是一个全双工同步串行接口，支持主器件和从器 件模式。SPI端口可以在多主器件环境下工作，最多可以 与4个其它SPI兼容器件接口；既可用作主器件，也可用作 从器件。SPI兼容外设实现还提供可编程的波特率和时钟 相位/极性。SPI兼容端口利用开漏驱动器来支持多主器件 配置，避免数据竞争。 UART端口 处理器提供一个全双工通用异步接收器/发送器(UART)端 口，它与PC标准UART完全兼容。UART端口提供一个简 化的UART接口用于连接其它外设或主机，支持全双工、 DMA、异步串行数据传输。UART使用9位地址检测，具 有多处理器通信能力。因此，它可以用在符合RS-485数据 接口标准的多分支网络中。UART端口还支持5到8个数据 位、1或2个停止位以及无/偶/奇校验。UART端口支持两种 工作模式： • PIO(可编程I/O)——处理器通过写入或读取I/O映射 UART寄存器来发送或接收数据。发送和接收数据均 为双缓冲。 • DMA(直接存储器访问)——DMA控制器传输发送和 接收数据。这可以减少存储器数据传输所需的中断 数量和频率。 定时器 处理器总共有三个定时器：一个可产生周期性软件中断的内 核定时器，以及两个可产生周期性中断的通用定时器。两个 通用定时器可以各自独立设置为以下三种工作模式之一： • 脉冲波形产生模式 • 脉冲宽度计数/捕捉模式 • 外部事件看门狗模式 内核定时器可以利用FLAG3作为定时器到期信号，每个通 用定时器具有一个双向引脚和四个配置寄存器来实现其工 作模式。通用定时器由一个控制和状态寄存器独立使能或 禁用。 双线式接口(TWI) TWI是一种双向双线串行总线，用于移动8位数据，同时 保持与I2C总线协议的合规性。TWI主器件集成了下列特性： • 7位寻址 • 在多器件系统上，主器件和从器件可以同时工作， 并支持多主器件数据仲裁 • 数字滤波和定时事件处理 • 100 kbps和400 kbps数据速率 • 低中断速率 I/O处理器特性 汽车应用版本的I/O处理器提供67通道的DMA，而标准版 本提供36通道的DMA，汽车应用版本的I/O处理器还提供 下面所述的多种外设。 Rev. A | Page 9 of 72 | December 2011 ADSP-21467/ADSP-21469 DMA控制器 DMA控制器支持在无处理器干预的情况下进行数据传 输。DMA控制器独立工作，对处理器内核是不可见的， 在执行DMA操作的同时，内核可以执行程序指令。DMA 传输可以发生在处理器的内部存储器及其串行端口、SPI (串行外设接口)兼容端口、IDP(输入数据端口)、并行数据 采集端口(PDAP)或UART之间。 系统设计 最多可利用67通道的DMA，如表7所示。使用DMA传输可 以将程序下载到处理器。其它DMA特性包括：DMA传输 完成时产生中断，以及用于自动链接DMA传输的DMA链。 表8. 引导模式选择 延迟线DMA 利用延迟线DMA，处理器读取和写入外部延迟线缓冲器(从 而存取外部存储器)时，只需与内核发生非常有限的交互。 分散/聚集DMA 分散/聚集DMA允许DMA读取/写入非连续的存储器模块。 1 DMA通道 16 8 2 2 2 2 2 2 31 系统上电时，内部存储器从一个8位EPROM通过外部端 口、链路端口、SPI主器件或SPI从器件进行引导。引导由 表8中的引导配置(BOOTCFG2–0)引脚决定。 BOOTCFG2–0 000 001 010 011 100 101 引导模式 SPI从器件引导 SPI主器件引导 AMI引导(8位Flash引导) 无引导，复位后处理器从内部 ROM执行 链路端口0引导 保留 电源 处理器的内部(VDD_INT)、外部(VDD_EXT)和模拟(VDD_A)电源具 有单独的电源连接。内部和模拟电源必须满足VDD_INT要 求。外部电源必须满足VDD_EXT要求。所有的外部电源引脚 必须连接到同一个电源。 仅限汽车应用型号。 IIR加速器 IIR(无限脉冲响应)加速器由一个用于存储双二阶系数的 1440字系数存储器、一个用于存储中间数据的数据存储器 和一个MAC单元组成。一个控制器管理该加速器。IIR加 速器以外设时钟频率工作。 FFT加速器 FFT加速器实现基2复数/实数输入、复数输出FFT，无需内 核干预。FFT加速器以外设时钟频率工作。 FIR加速器 FIR(有限脉冲响应)加速器由一个1024字系数存储器、一个 用于数据的1024字深延迟线和四个MAC单元组成。一个控 制器管理该加速器。FIR加速器以外设时钟频率工作。 Rev. A 程序引导 运行复位特性允许程序复位处理器内核和外设，但不复位 PLL和DDR2 DRAM控制器或执行引导过程。RESETOUT引 脚还用作启动运行复位的输入。更多信息请参阅《ADSP214xx SHARC处理器硬件参考》。 表7. DMA通道 外设 SPORTs IDP/PDAP SPI UART 外部端口 链路端口 加速器 存储器到存储器 MLB1 以下部分介绍系统设计选项和电源问题。 | 注意，模拟电源引脚(VDD_A)为处理器的内部时钟发生器 PLL供电。为了产生稳定的时钟，建议PCB设计使用VDD_A 引脚的外部滤波器电路。将滤波器元件应尽可能靠近 VDD_A/AGND引脚。有关电路示例，参见图3。(建议的铁质 片为muRata BLM18AG102SN1D)。 为降低噪声耦合，对于VDD_INT和GND，PCB应使用一对并 行的电源和接地层。采用宽走线，将旁路电容连接到模拟 电源(VDD_A)和接地(AGND)引脚。注意，图3中规定的VDD_A 和AGND引脚是处理器的输入，不是板上的模拟接地层。 AGND引脚必须直接连接到芯片的数字地(GND)。 目标板JTAG仿真器连接器 仿真期间，ADI公司DSP工具JTAG仿真器产品线采用处理 器的IEEE 1149.1 JTAG测试访问端口来监控和控制目标板 处理器。ADI公司DSP工具JTAG仿真器产品线以处理器最 高速度提供仿真，允许检查和更改存储器、寄存器及处理 器堆栈。处理器的JTAG接口确保仿真器不会影响目标系统 的加载或时序。 Page 10 of 72 | December 2011 ADSP-21467/ADSP-21469 评估套件 100nF 10nF 1nF ADSP-2146x VDD_A VDD_INT HI Z FERRITE BEAD CHIP AGND LOCATE ALL COMPONENTS CLOSE TO VDD_A AND AGND PINS 图3. 模拟电源(VDD_A )滤波器电路 有关ADI公司SHARC DSP工具JTAG仿真器产品线的完整信 息，请参见相应的仿真器硬件用户指南。 开发工具 有一整套CROSSCORE®软件和硬件开发工具支持处理器， 包括ADI公司仿真器和VisualDSP++®开发环境。支持其它 SHARC处 理 器 的 仿 真 器 硬 件 也 完 全 能 仿 真 ADSP21467/ADSP-21469处理器。 EZ-KIT Lite评估板 若要评估处理器，请使用ADI公司开发的EZ-KIT Lite®评估 板。该板内置仿真功能，并支持软件开发。同时提供多种 子板。 设计一个兼容仿真器的DSP板(目标) ADI公司的系列仿真器是每位DSP开发工程师测试和调试 软硬件系统的得力工具。ADI公司在每个JTAG DSP上都提 供了一个IEEE 1149.1 JTAG测试访问端口(TAP)。处理器的 JTAG接口支持非介入式在线仿真，确保仿真器不会影响目 标系统的加载或时序。仿真器使用TAP访问处理器的内部 功能，允许开发人员加载代码、设置断点、观察变量、观 察存储器、检查寄存器。发送数据和命令时，处理器必须 暂停，但当仿真器完成操作时，DSP系统便能以全速运 行，对系统时序无影响。 要使用这些仿真器，目标板必须用一个插头将DSP的JTAG 端口连接到仿真器。 有关目标板设计问题的详细信息，包括机械布局、单处理 器连接、信号缓冲、信号端接和仿真器Pod逻辑等，请参 阅EE-68：“ADI公司JTAG仿真技术参考”(请在ADI公司网 站www.analog.com上搜索“EE-68”)。该文件定期更新，以 便与仿真器支持的最新改进保持同步。 Rev. A | ADI公司提供一系列高性价比的EZ-KIT Lite评估平台，通过 这些平台，用户可以详细了解ADI处理器、平台和软件工 具的开发或原型设计应用。每款EZ-KIT Lite均包括一个评估 板以及VisualDSP++开发与调试环境的评估套件，其中含 有C/C++编译器、汇编器和链接器。此外还包括应用程序 示例、电源和USB电缆。软件工具的所有评估版本只能配 合EZ-KIT Lite产品使用。 EZ-KIT Lite评估板上的USB控制器用于将评估板连接到用户 PC的USB端口，使得VisualDSP++仿真套件能够在线仿真 板上处理器。用户可以下载、执行、调试EZ-KIT Lite系统 的程序。此外还可以对板上Flash器件进行在线编程，以便 存储专用引导代码，使得评估板可以用作独立单元，无需 连接到PC。 如果安装完整版本的VisualDSP++(另售)，工程师就可以开 发用于EZ-KIT Lite或任何定制系统的软件。将ADI公司的一 款JTAG仿真器连接到EZ-KIT Lite评估板，可以实现高速非 介入式仿真。 其它信息 此数据手册概述了ADSP-21467/ADSP-21469的架构和功 能。有关内核架构和指令集的详细信息，请参阅《SHARC 处理器编程参考》。 相关信号链 信号链指一系列信号调理电子器件，它们相继接收输入(通 过采样实时现象获得的数据或存储的数据)，信号链一部分 的输出作为下一部分的输入。信号处理应用常常使用信号 链来采集和处理数据，或者根据对实时现象的分析应用系 统控制。有关这个术语和相关话题的更多信息，请参阅维 基百科中的“信号链”词条或ADI公司网站上的术语表。 ADI公司提供能够完美配合工作的信号处理器件来简化信 号处理系统的开发。ADI公司网站www.analog.com提供了 一款工具，用于显示特定应用与相关器件之间的关系。 实验室电路Circuits from the LabTM网站(http://www.analog. com/signal chains)的应用信号链页面提供如下内容： • 各种电路类型和应用的信号链电路图 • 各信号链中的器件均有选型指南和应用信息链接 • 采用最佳设计技术的参考设计 Page 11 of 72 | December 2011 ADSP-21467/ADSP-21469 引脚功能描述 警告：系统设计必须符合这些端接规则，避免这些引脚处 出现质量、可靠性和漏电问题。 不使用DDR2或MLB接口时使用表9中的端接说明。 表9. 未用引脚端接 引脚名称 DDR2_CKE, DDR2_CS, DDR2_DM, DDR2_DQSx, DDR2_DQSx, DDR2_RAS, DDR2_CAS, DDR2_WE, DDR2_CLKx, DDR2_CLKx DDR2_ADDR, DDR2_BA, DDR2_DATA VDD_DDR21 VREF MLBCLK, MLBDAT, MLBSIG, MLBDO, MLBSO 1 未用端接 保持浮空。 通过设置DDR2CTL0寄存器的DIS_DDRCTL位实现内部三态 连接到VDD_INT电源 保持浮空/不连接 仅限汽车应用型号。芯片版本0.2及更高版本的标准产品接地(GND)。芯片版本0.2 及其之前的标准产品，在未使用时保持这些引脚浮空。 未使用DDR2控制器时，通过设置DDR2PADCTLx寄存器的PWD位，关断接收路径。 Rev. A | Page 12 of 72 | December 2011 ADSP-21467/ADSP-21469 表10. 引脚描述 复位期间/之后的 状态 姓名 AMI_ADDR23–0 类型 I/O/T (ipu) 描述 高阻态/变为低电平 外部地址。处理器通过这些引脚输出外部存储器和外设的地址。可以复用 数据引脚，来支持PDAP (I)和PWM (O)。复位之后，所有AMI_ADDR23–0引脚处 (引导) 于 外 部 存 储 器 接 口 模 式 ， FLAG(0–3)引 脚 处 于 FLAGS模 式 (默 认 )。 在 IDP_PDAP_CTL寄存器中配置时，IDP通道0扫描AMI_ADDR23–0引脚以获得并 行输入数据。不用的AMI引脚可以保持不连接。 外部数据。数据引脚可以复用以支持外部存储器接口数据(I/O)、PDAP (I)、 高阻态 FLAGS (I/O)和PWM (O)。复位之后，所有AMI_DATA引脚处于EMIF模式，FLAG (0-3)引脚处于FLAGS模式(默认)。不用的AMI引脚可以保持不连接。 AMI_DATA7–0 I/O/T (ipu) AMI_ACK I (ipu) AMI_MS0–1 O/T (ipu) 高阻态 AMI_RD AMI_WR O/T (ipu) O/T (ipu) 高阻态 高阻态 存储器应答(AMI_ACK)。外部器件可以解除置位AMI_ACK(低电平)以向外部 存储器访问增加等待状态。AMI_ACK由I/O器件、存储控制器或其它外设使 用以推迟外部存储器访问的完成。不用的AMI引脚可以保持不连接。 存储器选择线0–1。这些线路置位(低电平)用作AMI接口上外部存储器相应 模块的片选信号。MS1-0线是解码的存储器地址线，与其它地址线同时改 变。无外部存储器访问时，MS1-0线无效；但是，当执行条件存储器访问指 令时，无论条件是否为真，这些线路都会激活。不用的AMI引脚可以保持不 连 接 。 MS1引 脚 可 以 用 于 EPORT/FLASH引 导 模 式 。 更 多 信 息 请 参 阅《ADSP-214xx SHARC处理器硬件参考》。 AMI端口读取使能。只要处理器从外部存储器读取一个字，AMI_RD就会置位。 外部端口写入使能。只要处理器写入一个字到外部存储器，AMI_WR就会置位。 I/O (ipu) FLAG[0]输入 FLAG0/中断请求0。 FLAG[0]/IRQ0 FLAG[1]/IRQ1 I/O (ipu) FLAG[1]输入 FLAG1/中断请求1。 FLAG[2]/IRQ2/ I/O (ipu) FLAG[2]输入 FLAG2/中断请求2/异步存储器选择2。 AMI_MS2 FLAG[3]/TMREXP/ I/O (ipu) FLAG[3]输入 FLAG3/定时器到期/异步存储器选择3。 AMI_MS3 表10的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部下拉 电阻，ipu = 内部上拉电阻。内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊 盘上拉或下拉至期望的逻辑电平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻 的范围为26 kΩ–63 kΩ。内部下拉电阻的范围为31 kΩ-85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电 压在2.3 V到2.7 V范围内。在此表中，DDR2引脚兼容SSTL18。所有其他引脚兼容LVTTL。 Rev. A | Page 13 of 72 | December 2011 ADSP-21467/ADSP-21469 表10. 引脚描述(续) 复位期间/之后的 状态 高阻态/变为 低电平 高阻态/变为 低电平 姓名 DDR2_ADDR15–0 类型 O/T DDR2_BA2-0 O/T DDR2_CAS O/T DDR2_CKE O/T DDR2_CS3-0 O/T DDR2_DATA15-0 DDR2_DM1-0 I/O/T O/T 高阻态 高阻态/变为 高电平 DDR2_DQS1-0 DDR2_DQS1-0 I/O/T (差分) 高阻态 DDR2_RAS O/T 高阻态/变为 高电平 DDR2行地址选通。连接到DDR2_RAS引脚；与其它DDR2命令引脚一起 定义DDR2要执行的操作。 DDR2_WE O/T DDR2_CLK0, DDR2_CLK0, DDR2_CLK1, DDR2_CLK1 DDR2_ODT O/T (差分) 高阻态/变为 高电平 高阻态/变为 低电平 DDR2写使能。连接到DDR2_WE引脚；与其它DDR2命令引脚一起定义 DDR2要执行的操作。 DDR2存储器时钟。通过软件控制(DDR2CTL0寄存器)获得两个差分输出。 复位期间不能保证自由运行最小频率。 高阻态/变为 低电平 DDR2片上端接。ODT引脚拉高输出时(与其他要求一起)使能DDR2端接电 阻。与读/写命令无关，使能/禁用ODT。 O/T 高阻态/变为 高电平 高阻态/变为 低电平 高阻态/变为 高电平 描述 DDR2地址。DDR2地址引脚。 DDR2组地址输入。定义了将ACTIVATE、READ、WRITE或PRECHARGE命令 应用到哪个内部bank。BA2–0定义了LOAD MODE REGISTER命令期间加载哪个 模式的寄存器(包括MR、EMR、EMR(2)和EMR(3))。 DDR2列地址选通。连接到DDR2_CAS引脚；与其它DDR2命令引脚一起定 义DDR2要执行的操作。 DDR2时钟使能DDR2的输出。高电平有效信号。连接到DDR2 CKE信号。 DDR2芯片选择。拉高DDR2_CS3-0后，屏蔽所有命令。DDR2_CS3-0是解码的 存储器地址线。每个DDR2_CS3-0线选择对应的外部bank。 DDR2数据输入/输出。连接到对应的DDR2_DATA引脚。 DDR2输入数据掩码。拉高时对DDR2写入数据进行掩码。在DDR2侧的 DDR2_DQS上升沿和下降沿采样。DM0对应DDR2_DATA 7–0，而DM1对应 DDR2_DATA15–8。 数据选通。用写入数据输出。用读取数据输入。DQS0对应DDR2_DATA 7–0，而DQS1对应DDR2_DATA 15–8。通过DDR2CTL3寄存器进行软件控制， 该引脚可以是单端或差分。 表10的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部下拉电 阻，ipu = 内部上拉电阻。 内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻辑电 平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻的范围为26 kΩ–63 kΩ。内部下拉 电阻的范围为31 kΩ-85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电压在2.3 V到2.7 V范围内。 该表中，DDR2引脚兼容SSTL18。所有其他引脚兼容LVTTL。 Rev. A | Page 14 of 72 | December 2011 ADSP-21467/ADSP-21469 表10. 引脚描述(续) 姓名 DAI _P20–1 类型 I/O/T (ipu) 复位期间/之后的 状态 高阻态 DPI _P14–1 I/O/T (ipu) 高阻态 LDAT07–0 LDAT17–0 LCLK0 LCLK1 LACK0 LACK1 I/O/T (ipd) 高阻态 链路端口数据(链路端口0–1)。配置为发送器时，端口会同时驱动两条数据线。 I/O/T (ipd) 高阻态 I/O/T (ipd) 高阻态 链路端口时钟(链路端口0–1)。允许异步数据传输。配置为发送器时，端口会 驱动LCLKx线。需要有一个外部25 kΩ下拉电阻，该引脚才能正常工作。 链路端口应答(链路端口0–1)。提供握手。链路端口配置为接收器时，端口会 驱动LACKx线。需要有一个外部25 kΩ下拉电阻，该引脚才能正常工作。 THD_P THD_M MLBCLK I O I MLBDAT I/O/T(3引脚 模式)。 I/T(5引脚 模式)。 高阻态 MLBSIG I/O/T(3引脚 模式)。 I/T(5引脚 模式)。 高阻态 MLBDO O/T 高阻态 描述 数字应用接口。这些引脚提供DAI SRU的物理接口。DAI SRU配置寄存器定义连 接到该引脚及其输出使能的片内音频中心外设输入或输出的组合。然后，这 些外设的配置寄存器就可以确定该引脚的确切行为。DAI SRU中存在的任何输 入或输出信号都可以路由至其中的任意引脚。DAI SRU提供从串行端口、S/PDIF 模块、输入数据端口(2)和精密时钟发生器(4)到DAI_P20–1引脚的连接。 数字外设接口。这些引脚提供DPI SRU的物理接口。DPI SRU配置寄存器定义连 接到该引脚及其输出使能的片内外设输入或输出的组合。然后，这些外设的 配置寄存器就可以确定该引脚的确切行为。DPI SRU中存在的任何输入或输出 信号都可以路由至其中的任意引脚。DPI SRU提供从定时器(2)、SPI(2)、UART (1)、标志(12)和通用I/O(9)到DPI_P14–1引脚的连接。 热二极管阳极。如果未使用，可保持浮空。 热二极管阴极。如果未使用，可保持浮空。 媒体局部总线时钟。此时钟由MLB控制器产生，与MOST网络同步，为整个 MLB接口提供时序。FS = 48 kHz时为49.152 MHz。如果未使用，应接地(参见第 12页表9)。 媒体局部总线数据。MLBDAT线由MLB发送器件驱动，并由所有其它MLB器件 接收，包括MLB控制器。MLBDAT线承载实际的数据。在5引脚MLB模式下， 此引脚仅为输入。如果未使用，应接地(参见第12页表9)。 媒体局部总线信号。这是一个多路复用信号，承载MLB控制器产生的通道/地 址，以及来自MLB器件的命令和接收状态字节。在5引脚模式下，此引脚仅为 输入。如果未使用，应接地(参见第12页表9)。 媒体局部总线数据输出(5引脚模式)。此引脚仅用于5引脚MLB模式。在5引脚 模式下，它用作输出数据。如果未使用，应接地(参见第12页表9)。 媒体局部总线信号输出(5引脚模式)。该引脚只能用于5引脚MLB模式，用作5 MLBSO O/T 高阻态 引脚模式的输出信号引脚。如果未使用，应接地(参见第12页表9)。 表10的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部下 拉电阻，ipu = 内部上拉电阻。 内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻辑 电平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻的范围为26 kΩ–63 kΩ。内部下 拉电阻的范围为31 kΩ-85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电压在2.3 V到2.7 V范围内。 该表中，DDR2引脚兼容SSTL18。所有其他引脚兼容LVTTL。 Rev. A | Page 15 of 72 | December 2011 ADSP-21467/ADSP-21469 表10. 引脚描述(续) 姓名 BR2-1 类型 I/P (ipu) ID1-0 I TDI TDO TMS TCK I (ipu) O /T I (ipu) I TRST I (ipu) EMU O/D (ipu) CLK_CFG1–0 I CLKIN I XTAL O 复位期间/之后的 状态 描述 总线请求。处理器用于仲裁总线主控。处理器仅驱动自己的BRx线(对应其 BR1 = 由处理器 拉低(ID1=0, ID0=1) ID1–0输入值)，并监控所有其他线。处理器自己的BRx线是输出，所以不 能连接高电平或低电平。 BR2 = 由处理器 拉高(ID1=1, ID0=0) BR2–1 = ID引脚 为零值时为高阻态 芯片ID。决定处理器使用哪个总线请求(BR2-1)。ID = 001对应BR1，而ID = 010 对应BR2。单一处理器系统中使用ID = 000或001。这些线是系统配置选择， 必须硬连线或仅在复位时更改。保留ID = 101、110和111。 测试数据输入(JTAG)。为边界扫描逻辑提供串行数据。 测试数据输出(JTAG)。边界扫描路径的串行扫描输出。 测试模式选择(JTAG)。用于控制测试状态机。 测试时钟(JTAG)。为JTAG边界扫描提供时钟。为使器件正常工作，上电 后TCK信号必须置位(变为低电平)或保持低电平。 测试复位(JTAG)。复位测试状态机。为使处理器正常工作，上电后TRST信 号必须置位(变为低电平)或保持低电平。 仿真状态。只能用于连接到ADSP-21467/ADSP-21469 Analog Devices DSP 工具产品线的JTAG仿真器目标板。 内核与CLKIN比率控制。这些引脚设置启动时钟频率。注意，内核退出复 位状态后，可以随时设置PMCTL寄存器中的PLL倍频器和分频器以更改工 作频率。允许值如下： 00 = 6:1 01 = 32:1 10 = 16:1 11 = 保留 本地时钟输入。与XTAL一起使用。CLKIN为时钟输入。它配置处理器以使 用内部时钟发生器或外部时钟源。将必要的元件连接到CLKIN和XTAL可使 能内部时钟发生器。将外部时钟连接到CLKIN，同时不连接XTAL，可将处 理器配置为使用外部时钟源，如外部时钟振荡器。CLKIN不得中止、更改 或在额定频率以下工作。 晶振端子。与CLKIN一起使用以驱动外部晶振。 高阻态 高阻态 表10的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部下拉 电阻，ipu = 内部上拉电阻。 内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻辑 电平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻的范围为26 kΩ–63 kΩ。内部 下拉电阻的范围为31 kΩ-85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电压在2.3 V到2.7 V范围内。 该表中，DDR2引脚兼容SSTL18。所有其他引脚兼容LVTTL。 Rev. A | Page 16 of 72 | December 2011 ADSP-21467/ADSP-21469 表10. 引脚描述(续) 姓名 RESET 类型 I RESETOUT/ RUNRSTIN I/O (ipu) BOOT_CFG2–0 I 复位期间/之后的 状态 描述 处理器复位。将处理器复位至已知状态。解除置位后会延迟4096 CLKIN周期 以便PLL锁定。经过此时间后，内核开始从硬件复位矢量地址执行程序。 RESET输入在上电时必须置位(低电平)。 复位输出/运行复位输入。此引脚的默认设置为复位输出。此引脚还有一个功 能，即用作RUNRSTIN，将RUNRSTCTL寄存器的位0置1可使能该功能。更多信 息请参阅《ADSP-214xx SHARC处理器硬件参考》。 引导配置选择。这些引脚选择处理器的引导模式。BOOT_CFG引脚必须在 RESET(硬件和软件)解除置位之前有效。 表10的“类型”栏中包括下列符号：A = 异步，I = 输入，O = 输出，S = 同步，A/D = 有源驱动，O/D = 开漏，T = 三态，ipd = 内部 下拉电阻，ipu = 内部上拉电阻。 内部上拉(ipu)和内部下拉(ipd)电阻用于使从引脚开始的内部路径保持在期望的逻辑电平。要将外部焊盘上拉或下拉至期望的逻辑 电平，应使用外部电阻。无法使能或禁用内部上拉/下拉电阻，无法设置这些电阻的值。内部上拉电阻的范围为26 kΩ–63 kΩ。内 部下拉电阻的范围为31 kΩ-85 kΩ。内部上拉焊盘的三态电压不会达到VDD_EXT最高电平；典型条件下，该电压在2.3 V到2.7 V范围内。 该表中，DDR2引脚兼容SSTL18。所有其他引脚兼容LVTTL。 表11. 引脚列表，电源和地 姓名 VDD_INT VDD_EXT VDD_A VDD_THD VDD_DDR21 VREF GND AGND 1 类型 P P P P P P G G 描述 内部电源 外部电源 PLL的模拟电源 热二极管电源 DDR2接口电源 DDR2输入基准电压 地 模拟地 适用于DDR2信号。 Rev. A | Page 17 of 72 | December 2011 ADSP-21467/ADSP-21469 技术规格 工作条件 参数1 VDD_INT VDD_EXT VDD_A2 VDD_DDR23, 4 VDD_THD VREF VIH5 VIL5 VIH_CLKIN6 VIL_CLKIN6 VIL_DDR2 (DC) VIH_DDR2 (DC) VIL_DDR2 (AC) VIH_DDR2 (AC) TJ TJ 1 2 3 4 5 6 描述 内部(内核)电源电压 外部(I/O)电源电压 模拟电源电压 DDR2控制器电源电压 热二极管电源电压 DDR2基准电压 高电平输入电压(VDD_EXT = 最大值时) 低电平输入电压(VDD_EXT = 最小值时) 高电平输入电压(VDD_EXT = 最大值时) 低电平输入电压(VDD_EXT = 最小值时) 低直流电平输入电压 高直流电平输入电压 低交流电平输入电压 高交流电平输入电压 TAMBIENT为0°C到+70°C时324引脚 CSP_BGA的结温范围 TAMBIENT为–40°C到+85°C时324引 脚CSP_BGA的结温范围 450 MHz 最小值 1.1 3.3 1.1 1.8 3.3 0.9 最小值 1.05 3.13 1.05 1.7 3.13 0.84 2.0 最小值 1.15 3.47 1.15 1.9 3.47 0.96 最小值 1.0 3.13 1.0 1.7 3.13 0.84 2.0 0.8 2.0 400 MHz 最小值 1.05 3.3 1.05 1.8 3.3 0.9 最小值 1.1 3.47 1.1 1.8 3.47 0.96 单位 V V V V V V V 0.8 V 2.0 1.32 VREF – 0.125 V VREF – 0.125 115 VREF + 0.25 0 110 不适用 –40 125 °C VREF + 0.125 VREF – 0.25 不适用 1.32 V V V V °C VREF + 0.125 VREF + 0.25 0 V VREF – 0.25 规格如有变更恕不另行通知。 参见第11页图3滤波器电路示例。 适用于DDR2信号。 如果未使用，参见第12页表9。 适用于输入和双向引脚：AMI_ADDR23–0、AMI_DATA7–0、FLAG3–0、DAI_Px、DPI_Px、BOOTCFGx、CLKCFGx、(RUNRSTIN)、RESET、TCK、TMS、TDI、TRST。 适用于输入引脚CLKIN。 Rev. A | Page 18 of 72 | December 2011 ADSP-21467/ADSP-21469 电气特性 参数1 VOH2 描述 高电平输出电压 VOL2 低电平输出电压 VOH_DDR2 DDR2的高电平输出 @ VDD_DDR = 最小值， 电压 IOH = –13.4 mA DDR2的低电平输出 @ VDD_DDR = 最小值， 电压 IOL = 13.4 mA 高电平输入电流 @ VDD_EXT = 最大值， VIN = VDD_EXT Max @ VDD_EXT = 最大值，VIN = 0 V 低电平输入电流 低电平输入电流 @ VDD_EXT = 最大值，VIN = 0 V 上拉 VOL_DDR2 IIH4, 5 IIL4, 6 IILPU5 测试条件 @ VDD_EXT = 最小值， IOH = –1.0 mA3 @ VDD_EXT = 最小值， IOL = 1.0 mA3 最小值 2.4 450 MHz 最大值 最小值 2.4 400 MHz 最大值 0.4 0.4 1.4 1.4 单位 V V V 0.29 0.29 V 10 10 µA 10 200 10 200 µA µA IIHPD6 高电平输入电流 下拉 200 200 µA IOZH7, 8 @ VDD_EXT = 最大值， VIN = VDD_EXT Max 三态漏电流 10 10 µA IOZL7, 9 三态漏电流 10 10 µA IOZLPU8 IOZHPD9 @ VDD_EXT/VDD_DDR = 最大值， VIN = VDD_EXT/VDD_DDR Max @ VDD_EXT/VDD_DDR = 最大值， VIN = 0 V 三态漏电流上拉 三态漏电流下拉 200 200 200 200 µA µA IDD-INTYP10 电源电流(内部) @ VDD_EXT = 最大值，VIN = 0 V @ VDD_EXT = 最大值， VIN = VDD_EXT Max fCCLK > 0 MHz 表13+ 表14 × ASF 表13 + 表14 × ASF mA IDD_A11 CIN12, 13 电源电流(模拟) 输入电容 VDD_A = 最大值 TCASE = 25°C 10 5 10 5 mA pF 1 规格如有变更恕不另行通知。 适用于输出和双向引脚：AMI_ADDR23-0、AMI_DATA7-0、AMI_RD、AMI_WR、FLAG3–0、DAI_Px、DPI_Px、EMU、TDO。 3 有关典型驱动电流能力，参见第60页的输出驱动电流。 4 适用于输入引脚：BOOTCFGx、CLKCFGx、TCK、RESET、CLKIN。 5 适用于含内部上拉电阻的输入引脚：TRST、TMS、TDI。 6 适用于含内部下拉电阻的输入引脚：MLBCLK 7 适用于三态引脚：所有DDR2引脚。 8 适用于含上拉电阻的三态引脚：DAI_Px、DPI_Px、EMU。 9 适用于含下拉电阻的三态引脚：MLBDAT、MLBSIG、MLBDO、MLBSO、LDAT07-0、LDAT17-0、LCLK0、LCLK1、LACK0、LACK1。 10 更多信息参见工程师笔记EE-348“估算ADSP-2146x SHARC处理器功耗”。 11 有特性说明，但未经测试。 12 适用于所有信号引脚。 13 保证符合要求，但未经测试。 2 Rev. A | Page 19 of 72 | December 2011 ADSP-21467/ADSP-21469 总功耗 总功耗包括两个分量： ASF与CCLK频率和VDD_INT相关数据(表14)共同来计算这一 部分功耗。外部功耗是由外部引脚的开关活动引起。 1 内部功耗 2 外部功耗 表12. 活动比例因子(ASF)1 内部功耗也有两个分量： 1 漏 电 流 引 起 的 静 态 功 耗 。 表 13显 示 了 静 态 功 耗 (IDD-STATIC)与结温(TJ)和内核电压(VDD_INT)的关系。 2 晶体管开关特性和处理器活动水平引起的动态功耗 (IDD-DYNAMC)。活动水平由“活动比例因子”(ASF)来衡 量，它代表处理器内核上运行的应用程序代码，包 括外设和外部端口的各种活动水平(表12)。动态功耗 由具体应用乘以ASF来计算，使用基线动态功耗作为 参考。 活动 空闲 低电平 高电平 峰值 峰值典型(50:50)2 峰值典型(60:40) 峰值典型(70:30) 1 2 表13. IDD-STATIC (mA) 1 TJ (°C) –45 –35 –25 –15 –5 5 15 25 35 45 55 65 75 85 95 105 115 125 1 0.95 V 72 79 89 101 115 134 158 186 218 258 305 360 424 502 586 692 806 939 有关ASF表特定的功耗矢量的更多信息，请参阅“估算SHARC处理器功 耗”(EE-348)。 连续指令环路(内核)与DDR2控制代码读写的比值。 VDD_INT (V)1 1.05 V 110 119 131 145 166 192 223 260 302 354 413 484 566 660 768 896 1036 1198 1.0 V 91 99 109 122 140 162 189 222 259 305 359 421 496 580 683 794 921 1070 有效温度和电压范围取决于型号。参见第18页的工作条件。 Rev. A | 比例因子(ASF) 0.38 0.58 1.23 1.35 0.87 0.94 1.00 Page 20 of 72 | December 2011 1.10 V 140 149 163 182 206 237 273 318 367 428 497 578 674 783 912 1054 1220 1404 1.15 V 167 181 198 220 249 284 326 377 434 503 582 675 781 904 1048 1212 1394 1601 ADSP-21467/ADSP-21469 表14. CCLK域的基准动态电流(mA，ASF = 1.0)1 fCCLK (MHz)2 100 150 200 250 300 350 400 450 1 2 电压(VDD_INT)2 0.95 V 78 115 150 186 222 259 293 不适用 1.0 V 82 121 159 197 236 275 309 不适用 1.05 V 86 130 169 208 249 288 328 366 1.10 V 91 136 177 219 261 304 344 385 1.15 V 98 142 188 231 276 319 361 406 这些值不是作为独立的最大值规格加以保证，必须与依据第19页的电气特性所示方程式计算的静态电流结合考虑。 有效频率和电压范围取决于型号。参见第18页的工作条件。 绝对最大额定值 封装信息 超出表15所列值可能会导致器件永久性损坏。这只是额定 最值，并不能以这些条件或者在任何其它超出本技术规范 操作章节中所示规格的条件下，推断器件能否正常工作。 长期在绝对最大额定值条件下工作会影响器件的可靠性。 图4和表16所示的信息提供了处理器封装标识的详情。产 品供货的完整列表请参阅第72页的订购指南。 表15. 绝对最大额定值 参数 内部(内核)电源电压(VDD_INT) 模拟(PLL)电源(VDD_A) 外部(I/O)电源电压(VDD_EXT) 热二极管电源电压(VDD_THD) DDR2控制器电源电压(VDD_DDR2) DDR2输入电压 输入电压 输出电压摆幅 存储温度范围 偏置时的结温 额定值 –0.3 V至+1.32 V –0.3 V至+1.15 V –0.3 V至+3.6 V –0.3 V至+3.6 V –0.3 V至+1.9 V –0.3 V至+1.9 V –0.3 V至+3.6 V –0.3 V至VDD_EXT +0.5 V –65°C至+150°C 125°C 图4. 典型封装标识 表16. 峰值标识信息1 标识码 t pp Z cc vvvvvv.x n.n # yyww 1 Rev. A | 字段说明 温度范围 封装类型 RoHS合规选项 参见订购指南 组装批次代码 芯片版本 符合RoHS标准 日期代码 仅限非汽车应用型号。关于汽车应用型号的标识信息，请联系ADI公司。 Page 21 of 72 | December 2011 ADSP-21467/ADSP-21469 ESD灵敏度 ESD(静电放电)敏感器件 。静电电荷很容易在人体 和测试设备上累积，可高达4000 V，并可能在没有察觉 的情况下放电。尽管本产品具有专用ESD保护电路，但 在遇到高能量静电放电时，可能会发生永久性器件损 坏。因此，建议采取适当的ESD防范措施，以避免器件 性能下降或功能丧失。 时序规格 应严格遵守给出的时序要求。请勿通过加减其它参数来获 得某些参数。虽然对于个别器件，加减计算可以获得有意 义的结果，但本数据手册给出的值反映的是统计变化和最 差情况。因此，将参数相加以获得更长的时间没有意义。 电压基准电平参见测试条件下第60页的图46。 下面“开关特性”说明了处理器如何改变其信号。处理器外 部的电路必须兼容这些信号特性。开关特性描述处理器在 给定情况下如何工作。使用开关特性确保与处理器相连的 器件的(如存储器等)所有时序要求都得到满足。 电压控制振荡器(VCO) 应用设计中，所选的PLL倍频器值应使得VCO频率绝不会 超过表19规定的fVCO。 • 如果未使能输入分频器(INDIV = 0)，CLKIN与PLLM 的乘积不得超过表19规定的fVCO(最大值)的1/2。 • 如果已使能输入分频器(INDIV = 1)，CLKIN与PLLM 的乘积不得超过表19规定的fVCO(最大值)。 VCO频率计算如下： fVCO = 2 × PLLM × fINPUT fCCLK = (2 × PLLM × fINPUT) ÷ (PLLD) 其中： fVCO = VCO输出 PLLM = PMCTL寄存器中设置的倍频器值。复位期间，PLLM 值从CLK_CFG引脚选择的比值获得。 PLLD = 分频器值2、4、8或16，取决于PMCTL寄存器中设置 的PLLD值。复位期间，此值为2。 下面“时序要求”适用于受处理器外部电路控制的信号，如 读操作的数据输入。时序要求保证处理器与其它器件一起 正常工作。 fINPUT = PLL的输入频率 fINPUT = CLKIN(输入分频器禁用时)，或者 fINPUT = CLKIN ÷ 2(输入分频器使能时) 内核时钟要求 注意时钟周期的定义，它是CLKIN和适当比例控制的函数， 如表17所示。外设的所有时序规格均相对于tPCLK而定义。 关于各外设的时序信息，参见相关外设部分。 处理器的内部时钟(CLKIN的倍数)为内部存储器、处理器 内核和串行端口提供时钟信号。处理器内部时钟频率与外 部(CLKIN)时钟频率的比值通过CLK_CFG1–0引脚配置， 应在复位期间进行。 处理器内部时钟的开关频率高于系统输入时钟(CLKIN)。 为产生内部时钟，处理器使用内部锁相环(PLL，见图5)。 这种基于PLL的时序可将系统时钟(CLKIN)信号与处理器内 部时钟之间的偏斜降至最低。 表17. 时钟周期 时序要求 tCK tCCLK tPCLK 描述 CLKIN时钟周期 处理器内核时钟周期 外设时钟周期 = 2 × tCCLK 图5显示了采用外部振荡器或晶体时内核与CLKIN的关 系。阴影显示的分频器/倍频器模块表示此处的时钟比可以 通过硬件或软件，利用电源管理控制寄存器(PMCTL)设置。 更多信息请参阅《ADSP-214xx SHARC处理器硬件参考》。 Rev. A | Page 22 of 72 | December 2011 fINPUT PLL LOOP FILTER VCO fVCO PLL DIVIDER fCCLK BUF PMCTL (INDIV) CLK_CFGx/ PMCTL (2 × PLLM) fVCO ÷ (2 × PLLM) LINK PORT CLOCK DIVIDER PMCTL (DDR2CKR) PMCTL (PLLD) PMCTL (PLLBP) PMCTL (PLLBP) CCLK DDR2 DIVIDER DIVIDE BY 2 LCLK CLK_CFGx/ PMCTL BYPASS MUX XTAL CLKIN DIVIDER PLLI CLK BYPASS MUX CLKIN PMCTL (LCLKR) BYPASS MUX ADSP-21467/ADSP-21469 DDR2_CLK PCLK PCLK RESET DELAY OF 4096 CLKIN CYCLES PIN MUX CLKOUT (TEST ONLY) RESETOUT CCLK BUF RESETOUT CORERST 图5. 内核时钟和系统时钟与CLKIN的关系 Rev. A | Page 23 of 72 | December 2011 ADSP-21467/ADSP-21469 上电时序控制 处理器启动的时序要求如表18所示。虽然VDD_EXT、VDD_DDR2 与VDD_INT之间没有特定上电时序要求，但系统设计应考虑 以下几点。 电路板上共享这些信号的系统必须根据此特性确定 是否有需要解决的问题。 注意，在上电期间，如果VDD_INT电源在VDD_EXT之后上电， 则任何引脚上都可能观测到大小相当于三态漏电流(上拉/ 下拉)的漏电流，哪怕该引脚仅支持输入(例如RESET引 脚)，直至VDD_INT轨上电为止。 • 不应让一个电源长时间处于上电状态(> 200 ms)，然后 让另一电源开始斜坡上升。 • 如果VDD_INT电源在VDD_EXT电源之后上电，任何引脚 (如RESETOUT和RESET等)实际上都可以暂时驱动， 直至VDD_INT轨完成上电。 表18. 上电时序要求(处理器启动) 参数 时序要求 tRSTVDD tIVDD-EVDD tEVDD_DDR2VDD tCLKVDD1 tCLKRST tPLLRST 开关特性 tCORERST 1 2 3 4 5 最小值 RESET 低电平，然后VDD_INT、VDD_EXT或VDD_DDR2开启 VDD_INT开启，然后VDD_EXT开启 VDD_EXT开启，然后VDD_DDR2开启 VDD_INT、VDD_EXT或VDD_DDR2有效，然后CLKIN有效 CLKIN有效，然后RESET解除置位 PLL控制建立，然后RESET解除置位 0 RESET解除置位，然后内核复位解除置位 4096 × tCK + 2 × tCCLK 4, 5 最大值 单位 ms –200 –200 0 102 203 +200 +200 200 ms ms ms ms ms ms 有效的VDD_INT假定电源完全爬升到标称值。根据电源子系统的设计不同，电压斜坡速率可能是数微秒到数百毫秒。 假定达到晶振最差情况启动时序要求后，CLKIN信号保持稳定。关于启动时间，请参见晶振制造商的数据手册。如果XTAL引脚和内部振荡器电路与外部晶振一起使 用，假定振荡器最长启动时间为25 ms。 基于CLKIN周期。 上电序列完成之后应用。后续复位至少需要4个CLKIN周期才能使RESET保持低电平，从而正确初始化并恢复所有I/O引脚的默认状态。 4096周期数依据表20的tSRST规格而定。如果未满足建立时间要求，可以给内核复位时间增加一个CLKIN周期，使得最大周期数为4097。 RESET VDDINT tRSTVDD tIVDDEVDD VDDEXT tCLKVDD CLKIN tCLKRST CLK_CFG1–0 tPLLRST RESETOUT 图6. 上电时序 Rev. A | Page 24 of 72 | December 2011 tCORERST ADSP-21467/ADSP-21469 时钟输入 表19. 时钟输入 参数 时序要求 tCK tCKL tCKH tCKRF tCCLK5 fVCO6 tCKJ7, 8 1 2 3 4 5 6 7 8 最小值 400 MHz1 最小值 153 7.5 7.5 CLKIN周期 CLKIN低电平宽度 CLKIN高电平宽度 CLKIN上升/下降(0.4 V至2.0 V) CCLK周期 VCO频率 CLKIN抖动容差 最小值 100 45 45 34 10 900 +250 2.5 200 –250 450 MHz2 最小值 13.26 6.63 6.63 100 45 45 34 10 900 +250 2.22 200 –250 适用于所有400 MHz型号。参见第72页订购指南。 适用于所有450 MHz型号。参见第72页订购指南。 仅适用于CLK_CFG1–0 = 00且PMCTL的PLL控制位为默认值的情况。 通过仿真保证，但未在芯片上进行测试。 对PMCTL寄存器PLL控制位的任何改变都必须满足内核时序规格tCCLK。 VCO图参见第23页的图5。 为进行精确时序分析，实际输入抖动应与交流规格一起考虑。 抖动规格表示抖动的最大峰峰值时间间隔误差(TIE)。 tCKJ tCK CLKIN tCKH tCKL 图7. 时钟输入 时钟信号 处理器可以使用外部时钟或晶体。参见表10的CLKIN引脚 描述。将必要的器件连接到CLKIN和XTAL后，程序可以 配置处理器使用内部时钟发生器。图8显示用于以基频模 式工作的晶体的元件连接。注意，时钟速率是利用25 MHz 晶体和PLL倍频器比16:1实现的(CCLK:CLKIN实现400 MHz 的时钟速度)。 要实现最高内核时钟速率，程序需配置PMCTL寄存器中的 倍频器位。 ADSP-2146x R1 1M * CLKIN XTAL R2 47 * C1 22pF Y1 C2 22pF 25.000 MHz *TYPICAL VALUES R2 SHOULD BE CHOSEN TO LIMIT CRYSTAL DRIVE POWER. REFER TO CRYSTAL MANUFACTURER’S SPECIFICATIONS 图8. 以基频模式工作的晶体的推荐电路 Rev. A | Page 25 of 72 | December 2011 单位 ns ns ns ns ns MHz ps ADSP-21467/ADSP-21469 复位 表20. 复位 参数 时序要求 tWRST1 tSRST 1 最小值 RESET 低电平脉冲宽度 基于CLKIN下降沿的RESET变高 建立的时间 最大值 4 × tCK 8 单位 ns ns 应用在上电序列完成之后。上电时，在RESET为低电平的同时，处理器内部锁相环需要不超过100 μs的时间，假定VDD和CLKIN保持稳定(不包括外 部晶振的启动时间)。 CLKIN tWRST tSRST RESET 图9. 复位 运行复位 以 下 时 序 规 格 适 用 于 配 置 为 RESETOUT的 RUNRSTIN/ RUNRSTIN引脚。 表21. 运行复位 参数 时序要求 tWRUNRST tSRUNRST 最小值 最大值 运行RESET低电平的时间 4 × tCK 基于CLKIN高电平，RESET高电平的建立时间 8 ns ns CLKIN tWRUNRST tSRUNRST RUNRSTIN 图10. 运行复位 Rev. A | 单位 Page 26 of 72 | December 2011 ADSP-21467/ADSP-21469 中断 以下时序规格适用于配置为IRQ0、IRQ1和IRQ2中断的 FLAG0、 FLAG1和 FLAG2引 脚 ， 以 及 配 置 为 中 断 的 DAI_P20–1和DPI_P14–1引脚。 表22. 中断 参数 时序要求 tIPW 最小值 IRQx 脉冲宽度 最大值 2 × tPCLK + 2 单位 ns INTERRUPT INPUTS tIPW 图11. 中断 内核定时器 以 下 时 序 规 格 适 用 于 配 置 为 内 核 定 时 器 (TMREXP)的 FLAG3引脚。 表23. 内核定时器 参数 开关特性 tWCTIM 最小值 TMREXP脉冲宽度 4 × tPCLK – 1 tWCTIM FLAG3 (TMREXP) 图12. 内核定时器 Rev. A | Page 27 of 72 | December 2011 最大值 单位 ns ADSP-21467/ADSP-21469 定时器PWM_OUT周期时序 以下时序规格适用于PWM_OUT(脉冲宽度调制)模式下的 Timer0和Timer1。定时器信号通过DPI SRU路由至DPI_P14–1 引脚。因此，下面提供的时序规格在DPI_P14–1引脚上有效。 表24. 定时器PWM_OUT时序 参数 开关特性 tPWMO 定时器脉冲宽度输出 最小值 最大值 单位 2 × tPCLK – 1.2 2 × (231 – 1) × tPCLK ns tPWMO PWM OUTPUTS 图13. 定时器PWM_OUT时序 定时器WDTH_CAP时序 以下时序规格适用于WDTH_CAP(脉冲宽度计数和捕捉)模 式 下 的 Timer0和 Timer1。 定 时 器 信 号 通 过 SRU路 由 至 DPI_P14–1引脚。因此，下面提供的时序规格在DPI_P14–1 引脚上有效。 表25. 定时器宽度捕捉时序 参数 时序要求 tPWI 定时器脉冲宽度 最小值 最大值 单位 2 × tPCLK 2 × (231 – 1) × tPCLK ns tPWI TIMER CAPTURE INPUTS 图14. 定时器宽度捕捉时序 Rev. A | Page 28 of 72 | December 2011 ADSP-21467/ADSP-21469 引脚到引脚直接路由(DAI和DPI) 仅限引脚直接连接(例如DAI_PB01_I到DAI_PB02_O)。 表26. DAI和DPI引脚到引脚路由 参数 时序要求 tDPIO 延迟DAI/DPI引脚输入有效到DAI/DPI输出有效 最小值 最大值 单位 1.5 12 ns DAI_Pn DPI_Pn tDPIO DAI_Pm DPI_Pm 图15. DAI和DPI引脚到引脚直接路由 Rev. A | Page 29 of 72 | December 2011 ADSP-21467/ADSP-21469 精密时钟发生器(引脚直接路由) 不是直接路由至/从DAI引脚(通过引脚缓冲器)，则无时序 数据可用。所有时序参数和开关特性均适用于外部DAI引 脚(DAI_P01 – DAI_P20)。 此时序仅在SRU配置如下时有效：精密时钟发生器(PCG) 直接从DAI引脚(通过引脚缓冲器)获得输入，并将输出直接 发送到DAI引脚。对于其它情况，如果PCG的输入和输出 表27. 精密时钟发生器(引脚直接路由) 参数 时序要求 tPCGIW tSTRIG tHTRIG 最小值 输入时钟周期 PCG输入时钟下降沿之前的PCG触发信号建立 时间 PCG输入时钟下降沿之后的PCG触发信号保持 时间 最大值 tPCLK × 4 4.5 ns ns 3 ns 开关特性 tDPCGIO PCG输入时钟之后的PCG输出时钟和帧同步有 2.5 10 效沿延迟时间 tDTRIGCLK PCG触发信号之后的PCG输出时钟延迟时间 10 + (2.5 × tPCGIP) 2.5 + (2.5 × tPCGIP) tDTRIGFS PCG触发信号之后的PCG帧同步延迟时间 2.5 + ((2.5 + D – PH) × tPCGIP) 10 + ((2.5 + D – PH) × tPCGIP) tPCGOW1 输出时钟周期 2 × tPCGIP – 1 D = FSxDIV，PH = FSxPHASE。更多信息请参阅《ADSP-214xx SHARC处理器硬件参考》的“精密时钟发生器”部分。 1 正常工作模式。 tSTRIG tHTRIG DAI_Pn DPI_Pn PCG_TRIGx_I DAI_Pm DPI_Pm PCG_EXTx_I (CLKIN) tPCGIP tDPCGIO DAI_Py DPI_Py PCK_CLKx_O tDTRIGCLK tDPCGIO DAI_Pz DPI_Pz PCG_FSx_O tDTRIGFS 图16. 精密时钟发生器(引脚直接路由) Rev. A | 单位 Page 30 of 72 | December 2011 tPCGOW ns ns ns ns ADSP-21467/ADSP-21469 标志 配 置 为 FLAGS时 ， 以 下 提 供 的 时 序 规 格 适 用 于 AMI_ ADDR23–0和AMI_DATA7–0当被配置成标志FLAG时。有 关标志使用的更多信息，参见第13页的表10。 表28. 标志 参数 时序要求 tFIPW 开关特性 tFOPW 最小值 最大值 单位 DPI_P14–1、AMI_ADDR23–0、AMI_DATA7–0、FLAG3–0输入脉冲宽度 2 × tPCLK + 3 ns DPI_P14–1、AMI_ADDR23–0、AMI_DATA7–0、FLAG3–0输出脉冲宽度 2 × tPCLK – 3 ns FLAG INPUTS tFIPW FLAG OUTPUTS tFOPW 图17. 标志 Rev. A | Page 31 of 72 | December 2011 ADSP-21467/ADSP-21469 DDR2 SDRAM读周期时序 表29. DDR2 SDRAM读周期时序，VDD-DDR2标称值1.8 V 200 MHz1 最小值 最大值 225 MHz1 最小值 最大值 单位 DDR2_DATA到DDR2_CLKx/DDR2_CLKx上 升沿的访问窗口 DDR2_DQSx/DDR2_DQSx到DDR2_CLKx/ DDR2_CLKx上升沿访问窗口 DDR2_DQSx和相关DDR2_DATA信号的 DQS-DATA偏斜 从 DDR2_DQSx/DDR2_DQSx到 DDR2_ DATA保持时间 –1.0 1.5 –1.0 1.5 ns –1.0 1.5 –1.0 1.5 ns 0.450 ns 1.9 1.71 ns tRPRE tRPST 开关特性 tCK tCH tCL tAS 读前同步码 读后同步码 0.6 0.25 0.6 0.25 tCK tCK DDR2_CLKx/DDR2_CLKx周期 DDR2_CLKx高电平脉冲宽度 DDR2_CLKx低电平脉冲宽度 相对于DDR2_CLKx上升沿，DDR2_ADDR 建立时间 4.8 2.35 2.35 1.85 tAH 相 对 于 DDR2_CLKx上 升 沿 ， DDR2_ ADDR保持时间 1.0 参数 时序要求 tAC tDQSCK tDQSQ tQH 1 0.450 4.22 2.05 2.05 1.65 2.75 2.75 0.9 为了确保DDR2正常工作，必须严格遵循所有DDR2指导原则(参见工程师笔记EE-349)。 tCK tCH tCL DDR2_CLKx DDR2_CLKx tAS tAH DDR2_ADDR DDR2_CTL tRPRE tAC tDQSCK DDR2_DQSn DDR2_DQSn tDQSQ tDQSQ tQH DDR2_DATA 图18. DDR2 SDRAM控制器输入交流时序 Rev. A | Page 32 of 72 | December 2011 tRPST tQH 2.45 2.45 ns ns ns ns ns ADSP-21467/ADSP-21469 DDR2 SDRAM写周期时序 表30. DDR2 SDRAM写周期时序，VDD-DDR2标称值1.8 V 参数 开关特性 tCK tCH tCL tDQSS2 tDS tDH tDSS tDSH tDQSH tDQSL tWPRE tWPST tAS tAH 1 2 DDR2_CLKx/DDR2_CLKx周期 DDR2_CLKx高电平脉冲宽度 DDR2_CLKx低电平脉冲宽度 DDR2_CLKx上升到DDR2_DQSx上升延迟 上一次有效的DDR2_DATA到DDR2_DQSx延迟 DDR2_DQSx到第一个无效DDR2_DATA延迟 DDR2_DQSx下降沿到DDR2_CLKx上升建立时间 从DDR2_CLKx上升的DDR2_DQSx下降沿保持时间 DDR2_DQS高电平脉冲宽度 DDR2_DQS低电平脉冲宽度 写前同步码 写后同步码 相对于DDR2_CLKx上升的DDR2_ADDR和控制建立 时间 相对于DDR2_CLKx上升的DDR2_ADDR和控制保持 时间 200 MHz1 最小值 最大值 225 MHz1 最小值 最大值 单位 4.8 2.35 2.35 4.22 2.05 2.05 –0.45 0.5 0.55 1.65 1.8 1.65 1.65 0.8 0.5 1.65 ns ns ns ns ns ns ns ns ns ns tCK tCK ns –0.4 0 .6 0.65 1.95 2 . 05 2.05 2.0 0.8 0.5 1.85 2.75 2.75 0.4 1.0 2.45 2.45 0.45 0.9 ns 为了确保DDR2正常工作，必须严格遵循所有DDR2指导原则(参见工程师笔记EE-349)。 写入命令到第一个DQS延迟 = WL × tCK + tDQSS。 tCH tCK tCL DDR2_CLKx DDR2_CLKx tAS tAH DDR2_ADDR DDR2_CTL tDSH tDQSS tDSS DDR2_DQSn DDR2_DQSn tWPRE tDS tDH tDQSL DDR2_DATA/DM 图19. DDR2 SDRAM控制器输出交流时序 Rev. A | Page 33 of 72 | December 2011 tDQSH tWPST ADSP-21467/ADSP-21469 AMI读取 与存储器异步接口时使用以下规格。注意，AMI_ACK、 AMI_DATA、AMI_RD、AMI_WR和选通时序参数仅适用 于异步访问模式。 表31. 存储器读取 参数 最小值 最小值 时序要求 tDAD 地址选通到有效数据的延时1, 2, 3 W + tDDR2_CLK –5.4 tDRLD AMI_RD低电平到数据有效1 W – 3.2 tSDS 数据建立到AMI_RD高电平 2.5 tHDRH 从AMI_RD高电平到数据保持4, 5 0 从地址选择到AMI_ACK延迟2, 6 tDDR2_CLK –9.5 + W tDAAK tDSAK 从AMI_RD低电平到AMI_ACK延迟4 W – 7.0 开关特性 tDRHA RH + 0.20 AMI_RD高电平之后地址选择保持时间 tDARL 地址选择到AMI_RD低电平2 tDDR2_CLK – 3.8 tRW AMI_RD 脉冲宽度 W – 1.4 AMI_RD 高电平至AMI_RD低电平 HI + tDDR2_CLK – 1 tRWR W = (AMICTLx寄存器指定的等待状态数) × tDDR2_CLK RHC = (AMICTLx寄存器指定的读取保持周期数) × tDDR2_CLK PREDIS = 0时 HI = RHC：从同一模块的读到读 HI = RHC + IC：从不同模块的读到读 HI = RHC + Max (IC, (4 × tDDR2_CLK))：从相同或不同模块的读到写 PREDIS = 1时 HI = RHC + Max (IC, (4 × tDDR2_CLK))：从相同或不同模块的读到写 HI = RHC + (3 × tDDR2_CLK)：从同一模块的读到读 HI = RHC + Max (IC, (3 × tDDR2_CLK))：从不同模块的读到读 IC = (AMICTLx寄存器指定的空闲周期数) ×tDDR2_CLK，H = (AMICTLx寄存器指定的保持周期数) × tDDR2_CLK 1 2 3 4 5 6 数据延迟/设置：系统必须满足tDAD、tDRLD或tSDS要求。 AMI_MSx的下降沿为基准。 tDAD和tDRLD参数的时序要求值的上限适用于AMI_ACK始终为高电平的情况。 注意，AMI_ACK、AMI_DATA、AMI_RD、AMI_WR和选通时序参数仅适用于异步访问模式。 数据保持：用户必须满足异步访问模式的tHDRH要求。给定容性和直流负载时，保持时间的计算参见第60页的测试条件。 AMI_ACK延迟/设置：用户必须满足tDAAK或tDSAK要求，以使AMI_ACK解除置位(低电平)。 Rev. A | Page 34 of 72 | December 2011 单位 ns ns ns ns ns ns ns ns ns ns ADSP-21467/ADSP-21469 AMI_ADDR AMI_MSx tDARL tRW tDRHA AMI_RD tDRLD tSDS tDAD tHDRH AMI_DATA tRWR tDSAK tDAAK AMI_ACK AMI_WR 图20. AMI读取 Rev. A | Page 35 of 72 | December 2011 ADSP-21467/ADSP-21469 AMI写入 与存储器异步接口时使用以下规格。注意，AMI_ACK、 AMI_DATA、AMI_RD、AMI_WR和选通时序参数仅适用 于异步访问模式。 表32. 存储器写入 参数 最小值 最大值 时序要求 tDAAK 从地址选择到AMI_ACK延迟1, 2 tDDR2_CLK – 9.7 + W tDSAK 从AMI_WR低电平到AMI_ACK延迟1, 3 W–6 开关特性 tDAWH 地址选择到AMI_WR解除置位2 tDDR2_CLK – 3.1+ W 地址选择到AMI_WR低电平2 tDDR2_CLK – 3 tDAWL tWW AMI_WR 脉冲宽度 W – 1.3 tDDWH AMI_WR高电平之前数据建立时间 tDDR2_CLK – 3.0+ W tDWHA AMI_WR解除置位之后地址保持时间 H + 0.15 tDWHD AMI_WR解除置位之后数据保持时间 H 4 tDATRWH AMI_WR解除置位之后数据禁用时间 tDDR2_CLK – 1.37 + H tDDR2_CLK + 4.9 + H AMI_WR 高电平到AMI_WR低电平5 tDDR2_CLK – 1.5+ H tWWR tDDWR AMI_WR低电平之前数据禁用时间 2tDDR2_CLK – 6 tWDE AMI_WR 低电平到数据使能 tDDR2_CLK – 3.5 W = (AMICTLx寄存器指定的等待状态数) × tDDR2_CLK，H = (AMICTLx寄存器指定的保持周期数) × tDDR2_CLK 1 2 3 4 5 AMI_ACK延迟/设置：系统必须满足tDAAK或tDSAK要求，以使AMI_ACK解除置位(低电平)。 AMI_MSx的下降沿为基准。 注意，AMI_ACK、AMI_DATA、AMI_RD、AMI_WR和选通时序参数仅适用于异步访问模式。 给定容性和直流负载时，保持时间的计算参见第60页的测试条件。 写到写：tDDR2_CLK + H，适用于相同模块和不同模块两种情况。写到读：(3 × tDDR2_CLK) + H，适用于相同模块和不同模块两种情况。 AMI_ADDR AMI_MSx tDWHA tDAWH tDAWL tWW AMI_WR tWWR tWDE tDDWH tDATRWH AMI_DATA tDSAK tDWHD tDAAK AMI_ACK AMI_RD 图21. AMI写入 Rev. A | Page 36 of 72 | December 2011 tDDWR 单位 ns ns ns ns ns ns ns ns ns ns ns ns ADSP-21467/ADSP-21469 共享的存储器总线请求 使用以下规格，在处理器(BRx)之间传递总线主控。 表33. 共享的存储器总线请求 参数 时序要求 tSBRI tHBRI 开关特性 tDBRO tHBRO 最小值 BRx，CLKIN变为高电平之前建立 BRx，CLKIN变为高电平之后保持 最大值 2 × tPCLK + 4 5 BRx BRx ns ns 20 1 – tPCLK CLKIN tDBRO tHBRO BRX(OUT) tSBRI BRX(IN) 图22. 共享的存储器总线请求 Rev. A | Page 37 of 72 | December 2011 单位 tHBRI ns ns ADSP-21467/ADSP-21469 链路端口 需要进行与链路时钟有关的链路接收器数据建立和保持计 算，以确定LDATA和LCLK之间传输路径长度差异可以引 入的最大允许偏斜。建立偏斜是相对于LCLK在LDATA中 可以引入的最大延迟(建立偏斜 = tLCLKTWH最小值 – tDLDCH – tSLDCL)。保持偏斜是相对于LDATA在LCLK中可以引入的最 大延迟(保持偏斜 = tLCLKTWL 最小值 – tHLDCH – tHLDCL)。 表34. 链路接收端口 参数 时序要求 tSLDCL tHLDCL tLCLKIW tLCLKRWL tLCLKRWH 开关特性 tDLALC 1 最小值 LCLK低电平之前数据建立时间 LCLK低电平之后数据保持时间 LCLK周期 LCLK低电平宽度 LCLK高电平宽度 0.5 1.5 tLCLK (6 ns) 2.6 2.6 LCLK低电平之后LACK低延迟1 5 最大值 单位 ns ns ns ns ns 12 ns LACK 变为低电平时含相对于第一个字节之后LCLK下降沿的tDLALC，但接收器的链路缓冲不会变满则LACK不会变为低电平。 tLCLKIW tLCLKRWH tLCLKRWL LCLK tSLDCL LDAT7–0 tHLDCL IN tDLALC LACK (OUT) 图23. 链路接收端口 表35. 链路发送端口 参数 时序要求 tSLACH tHLACH 开关特性 tDLDCH tHLDCH tLCLKTWL tLCLKTWH tDLACLK 1 最小值 LCLK低电平之前LACK建立时间 LCLK低电平之后LACK保持时间 8.5 0 LCLK高电平之后数据延迟 LCLK高电平之后数据保持 LCLK低电平宽度 LCLK高电平宽度 LACK高电平之后LCLK变低延迟 –1 0.5 × tLCLK – 0.4 0.4 × tLCLK – 0.41 tLCLK – 2 最大值 ns ns 1 对于1:2.5比值。对于其他比值，该规格为0.5 × tLCLK – 1。 Rev. A | Page 38 of 72 | December 2011 单位 0.6 × tLCLK + 0.41 0.5 × tLCLK + 0.4 tLCLK + 8 ns ns ns ns ns ADSP-21467/ADSP-21469 tLCLKTWH LAST BYTE TRANSMITTED tLCLKTWL FIRST BYTE TRANSMITTED1 LCLK tDLDCH tHLDCH LDAT7–0 OUT tSLACH tHLACH tDLACLK LACK (IN) NOTES The tSLACH and tHLACH specifications apply only to the LACK falling edge. If these specifications are met, LCLK would extend and the dotted LCLK falling edge would not occur as shown. The position of the dotted falling edge can be calculated using the tLCLKTWH specification. tLCLKTWH Min should be used for t SLACH and tLCLKTWH Max for tHLACH. The tSLACH and tHLACH requirement apply to the falling edge of LCLK only for the first byte transmitted. 图24. 链路发送端口 Rev. A | Page 39 of 72 | December 2011 ADSP-21467/ADSP-21469 串行端口 在从发送器模式和主接收器模式下，最大串行端口频率为 fPCLK/8。为确定在时钟速度n时两个器件之间是否可以通 信，必须确认以下规格：1)帧同步延迟和帧同步建立/保持； 2)数据延迟和数据建立与保持；3)串行时钟(SCLK)宽度。 串行端口信号通过SRU路由至DAI_P20–1引脚。因此，下 面提供的时序规格在DAI_P20–1引脚上有效。在图25中， SCLK的上升沿或下降沿(外部或内部)可用作有效采样沿。 表36. 串行端口—外部时钟 参数 时序要求 tSFSE1 tHFSE1 tSDRE1 tHDRE1 tSCLKW tSCLK 开关特性 tDFSE2 tHOFSE2 tDDTE2 tHDTE2 1 2 最小值 SCLK之前帧同步建立时间 (发送或接收模式下外部产生的帧同步) SCLK之后帧同步保持时间 (发送或接收模式下外部产生的帧同步) 接收SCLK之前接收数据建立时间 SCLK之后接收数据保持时间 SCLK宽度 SCLK周期 最大值 单位 2.5 ns 2.5 ns ns ns ns ns 1.9 2.5 (tPCLK × 4) ÷ 2 – 1.2 tPCLK × 4 SCLK之后帧同步延迟时间 (发送或接收模式下内部产生的帧同步) SCLK之后帧同步保持时间 (发送或接收模式下内部产生的帧同步) 发送SCLK之后发送数据延迟时间 发送SCLK之后发送数据保持时间 10.25 ns 2 8.5 ns ns ns 最大值 单位 2 以采样沿为基准。 以驱动沿为基准。 表37. 串行端口—内部时钟 参数 时序要求 tSFSI1 tHFSI1 tSDRI1 tHDRI1 开关特性 tDFSI2 tHOFSI2 tDFSIR2 tHOFSIR2 tDDTI2 tHDTI2 tSCLKIW 1 2 最小值 SCLK之前帧同步建立时间 (发送或接收模式下外部产生的帧同步) SCLK之后帧同步保持时间 (发送或接收模式下外部产生的帧同步) SCLK之前接收数据建立时间 SCLK之后接收数据保持时间 7 ns 2.5 SCLK之后帧同步延迟时间(发送模式下内部产生的帧同步) SCLK之后帧同步保持时间(发送模式下内部产生的帧同步) SCLK之后帧同步延迟时间(接收模式下内部产生的帧同步) SCLK之后帧同步保持时间(接收模式下内部产生的帧同步) SCLK之后发送数据延迟时间 SCLK之后发送数据保持时间 发送或接收SCLK宽度 以采样沿为基准。 以驱动沿为基准。 Rev. A ns ns ns 7 2.5 | Page 40 of 72 | December 2011 4 –1.0 –1.0 –1.25 2 × tPCLK – 1.2 ns ns 9.75 ns ns 3.25 ns ns 2 × tPCLK + 1.5 ns ADSP-21467/ADSP-21469 DATA RECEIVE—INTERNAL CLOCK DRIVE EDGE DATA RECEIVE—EXTERNAL CLOCK SAMPLE EDGE DRIVE EDGE tSCLKIW SAMPLE EDGE tSCLKW DAI_P20–1 (SCLK) DAI_P20–1 (SCLK) tDFSIR tDFSE tSFSI tHOFSIR tHFSI DAI_P20–1 (FS) tSFSE tHFSE tSDRE tHDRE tHOFSE DAI_P20–1 (FS) tSDRI tHDRI DAI_P20–1 (DATA CHANNEL A/B) DAI_P20–1 (DATA CHANNEL A/B) DATA TRANSMIT—INTERNAL CLOCK DRIVE EDGE DATA TRANSMIT—EXTERNAL CLOCK SAMPLE EDGE DRIVE EDGE tSCLKIW SAMPLE EDGE tSCLKW DAI_P20–1 (SCLK) DAI_P20–1 (SCLK) tDFSI tDFSE tHOFSI tSFSI tHFSI DAI_P20–1 (SCLK) tSFSE tHOFSE DAI_P20–1 (FS) tDDTI tDDTE tHDTI tHDTE DAI_P20–1 (DATA CHANNEL A/B) DAI_P20–1 (DATA CHANNEL A/B) 图25. 串行端口 Rev. A | Page 41 of 72 | December 2011 tHFSE ADSP-21467/ADSP-21469 表38. 串行端口—使能和三态参数 参数 开关特性 tDDTEN1 tDDTTE1 tDDTIN1 1 最小值 单位 11.5 ns ns ns 2 自外部发送SCLK起的数据使能时间 自外部发送SCLK起的数据禁用时间 自内部发送SCLK起的数据使能时间 –1 以驱动沿为基准。 DRIVE EDGE DRIVE EDGE DAI_P20–1 (SCLK, EXT) tDDTEN tDDTTE DAI_P20–1 (DATA CHANNEL A/B) DRIVE EDGE DAI_P20–1 (SCLK, INT) tDDTIN DAI_P20–1 (DATA CHANNEL A/B) 图26. 串行端口—使能和三态 Rev. A 最大值 | Page 42 of 72 | December 2011 ADSP-21467/ADSP-21469 SPORTx_TDV_O输出信号(路由单元)在SPORT多通道模式 下有效。在发送时隙(通过活动通道选择寄存器使能)， SPORTx_TDV_O置位以便与外部器件通信。 表39. 串行端口—TDV(发送数据有效) 参数 开关特性1 tDRDVEN tDFDVEN tDRDVIN tDFDVIN 1 最小值 自外部时钟驱动沿起的TDV置位延迟时间 自外部时钟驱动沿起的TDV解除置位延迟时间 自内部时钟驱动沿起的TDV置位延迟时间 自内部时钟驱动沿起的TDV解除置位延迟时间 最大值 3 8 –0.1 2 以驱动沿为基准。 DRIVE EDGE DRIVE EDGE DAI_P20–1 (SCLK, EXT) TDVx DAI_P20-1 tDFDVEN tDRDVEN DRIVE EDGE DRIVE EDGE DAI_P20–1 (SCLK, INT) TDVx DAI_P20-1 tDFDVIN tDRDVIN 图27. 串行端口—发送数据有效的内部和外部时钟 Rev. A | Page 43 of 72 | December 2011 单位 ns ns ns ns ADSP-21467/ADSP-21469 表40. 串行端口—外部晚帧同步参数 参数 开关特性 tDDTLFSE1 tDDTENFS1 1 最小值 自晚外部发送帧同步或外部接收帧同步(MCE = 1、MFD = 0) 起的数据延迟时间 数据使能时间(MCE = 1、MFD = 0) 最大值 7.75 ns ns 0.5 tDDTLFSE和tDDTENFS参数适用于左对齐和DSP串行模式，而且MCE = 1、MFD = 0。 EXTERNAL RECEIVE FS WITH MCE = 1, MFD = 0 DRIVE SAMPLE DRIVE DAI_P20–1 (SCLK) tHFSE/I tSFSE/I DAI_P20–1 (FS) tDDTE/I tDDTENFS tHDTE/I DAI_P20–1 (DATA CHANNEL A/B) 2ND BIT 1ST BIT tDDTLFSE LATE EXTERNAL TRANSMIT FS DRIVE SAMPLE DRIVE DAI_P20–1 (SCLK) tHFSE/I tSFSE/I DAI_P20–1 (FS) tDDTE/I tDDTENFS tHDTE/I DAI_P20–1 (DATA CHANNEL A/B) 1ST BIT tDDTLFSE 图28. 外部晚帧同步 Rev. A | 单位 Page 44 of 72 | December 2011 2ND BIT ADSP-21467/ADSP-21469 输入数据端口(IDP) IDP的 时 序 要 求 如 表 41所 示 。 IDP信 号 通 过 SRU路 由 至 DAI_P20–1引 脚 。 因 此 ， 下 面 提 供 的 时 序 规 格 在 DAI_P20–1引脚上有效。 表41. 输入数据端口(IDP) 参数 时序要求 tSISFS1 tSIHFS1 tSISD1 tSIHD1 tIDPCLKW tIDPCLK 1 最小值 3.8 2.5 2.5 2.5 (tPCLK × 4) ÷ 2 – 1 tPCLK × 4 串行时钟上升沿之前帧同步建立时间 串行时钟上升沿之后帧同步保持时间 串行时钟上升沿之前数据建立时间 串行时钟上升沿之后数据保持时间 时钟宽度 时钟周期 最大值 单位 ns ns ns ns ns ns 串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。 SAMPLE EDGE tIPDCLK tIPDCLKW DAI_P20–1 (SCLK) tSISFS tSIHFS DAI_P20–1 (FS) tSISD tSIHD DAI_P20–1 (SDATA) 图29. IDP主器件时序 Rev. A | Page 45 of 72 | December 2011 ADSP-21467/ADSP-21469 并行数据采集端口(PDAP) 表42提供了PDAP的时序要求。PDAP是IDP的0通道并行工 作 模 式 。 有 关 PDAP操 作 的 详 情 ， 参 见 《 ADSP-214xx SHARC处理器硬件参考》的“PDAP部分。” 表42. 并行数据采集端口(PDAP) 参数 时序要求 tSPHOLD1 tHPHOLD1 tPDSD1 tPDHD1 tPDCLKW tPDCLK 开关特性 tPDHLDD tPDSTRB 1 最小值 最大值 单位 PDAP_CLK采样沿之前PDAP_HOLD建立时间 PDAP_CLK采样沿之后PDAP_HOLD保持时间 串行时钟PDAP_CLK采样沿之前PDAP_DAT建立时间 串行时钟PDAP_CLK采样沿之后PDAP_DAT保持时间 时钟宽度 时钟周期 2.5 2.5 3.85 2.5 (tPCLK × 4) ÷ 2 – 3 tPCLK × 4 ns ns ns ns ns ns 一个字的最后PDAP_CLK捕捉沿之后PDAP选通延迟时间 PDAP选通脉冲宽度 2 × tPCLK + 3 2 × tPCLK – 1 ns ns 20位外部PDAP数据可以通过AMI_ADDR23–4或DAI引脚提供。串行时钟和帧同步的源引脚是1) AMI_ADDR3–2引脚和2) DAI引脚。 SAMPLE EDGE tPDCLK tPDCLKW DAI_P20–1 (PDAP_CLK) tSPHOLD tHPHOLD DAI_P20–1 (PDAP_HOLD) tPDSD tPDHD DAI_P20–1/ ADDR23–4 (PDAP_DATA) tPDHLDD DAI_P20–1 (PDAP_STROBE) 图30. PDAP时序 Rev. A | Page 46 of 72 | December 2011 tPDSTRB ADSP-21467/ADSP-21469 采样速率转换器—串行输入端口 ASRC输入信号通过SRU从DAI_P20–1引脚路由。因此，表43 提供的时序规格在DAI_P20–1引脚上有效。 表43. ASRC串行输入端口 参数 时序要求 tSRCSFS1 tSRCHFS1 tSRCSD1 tSRCHD1 tSRCCLKW tSRCCLK 1 最小值 4 5.5 4 5.5 (tPCLK × 4) ÷ 2 – 1 tPCLK × 4 串行时钟上升沿之前帧同步建立时间 串行时钟上升沿之后帧同步保持时间 串行时钟上升沿之前数据建立时间 串行时钟上升沿之后数据保持时间 时钟宽度 时钟周期 最大值 单位 ns ns ns ns ns ns 串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。 SAMPLE EDGE tSRCCLK tSRCCLKW DAI_P20–1 (SCLK) tSRCSFS tSRCHFS DAI_P20–1 (FS) tSRCSD tSRCHD DAI_P20–1 (SDATA) 图31. ASRC串行输入端口时序 Rev. A | Page 47 of 72 | December 2011 ADSP-21467/ADSP-21469 采样速率转换器—串行输出端口 对于串行输出端口，帧同步为输入，而且它应满足相对于 输出端口串行时钟的建立和保持时间要求。串行数据输出 具有相对于串行时钟的保持和延迟时间规格。注意，串行 时钟上升沿是采样沿，而下降沿为驱动沿。 表44. ASRC串行输出端口 参数 时序要求 tSRCSFS1 tSRCHFS1 tSRCCLKW tSRCCLK 开关特性 tSRCTDD1 tSRCTDH1 1 最小值 串行时钟上升沿之前帧同步建立时间 串行时钟上升沿之后帧同步保持时间 时钟宽度 时钟周期 4 5.5 (tPCLK × 4) ÷ 2 – 1 tPCLK × 4 串行时钟下降沿之后发送数据延迟时间 串行时钟下降沿之后发送数据保持时间 1 最大值 单位 ns ns ns ns 9.9 ns ns 串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。 SAMPLE EDGE tSRCCLK tSRCCLKW DAI_P20–1 (SCLK) tSRCSFS tSRCHFS DAI_P20–1 (FS) tSRCTDD tSRCTDH DAI_P20–1 (SDATA) 图32. ASRC串行输出端口时序 Rev. A | Page 48 of 72 | December 2011 ADSP-21467/ADSP-21469 脉宽调制(PWM)发生器 以下时序规格适用于AMI_ADDR23–8引脚配置为PWM的 情况。 表45. 脉宽调制(PWM)时序 参数 开关特性 tPWMW tPWMP PWM输出脉冲宽度 PWM输出周期 最小值 最大值 单位 tPCLK – 2 2 × tPCLK – 1.5 (216 – 2) × tPCLK – 2 (216 – 1) × tPCLK – 1.5 ns ns tPWMW PWM OUTPUTS tPWMP 图33. PWM时序 Rev. A | Page 49 of 72 | December 2011 ADSP-21467/ADSP-21469 S/PDIF发送器 S/PDIF发送器的串行数据输入可以格式化为左对齐、I2S或 右对齐，字宽为16、18、20或24位。以下部分提供发送器 的时序。 S/PDIF发送器—串行输入波形 图34显示右对齐模式。对于左声道，LRCLK为高电平；对 于右声道，LRCLK为低电平。数据在串行时钟的上升沿有 效。MSB在24位输出模式下延迟最短时间，在16位输出模 式 下 延 迟 最 长 时 间 (相 对 于 LRCLK转 变 )， 因 此 当 每 个 LRCLK周期具有64个串行时钟周期时，数据的LSB与下一 个LRCLK转换右对齐。 图35显示默认I2S对齐模式。对于左声道，LRCLK为低电 平；对于右声道，LRCLK为高电平。数据在串行时钟的上 升沿有效。MSB与LRCLK转换左对齐，但有延迟。 图36显示左对齐模式。对于左声道，LRCLK为高电平；对 于右声道，LRCLK为低电平。数据在串行时钟的上升沿有 效。MSB与LRCLK转换左对齐，但无延迟。 表46. S/PDIF发送器右对齐模式 参数 时序要求 tRJD 右对齐模式下LRCLK到MSB延迟时间 16位字模式 18位字模式 20位字模式 24位字模式 标称值 单位 16 14 12 8 SCLK SCLK SCLK SCLK LEFT/RIGHT CHANNEL DAI_P20–1 FS DAI_P20–1 SCLK tRJD DAI_P20–1 SDATA LSB MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB 图34. 右对齐模式 表47. S/PDIF发送器I2S模式 参数 时序要求 tI2SD I2S模式下LRCLK到MSB延迟时间 LEFT/RIGHT CHANNEL DAI_P20–1 FS DAI_P20–1 SCLK tI2SD DAI_P20–1 SDATA MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB 图35. I 2S对齐模式 Rev. A | Page 50 of 72 | December 2011 标称值 单位 1 SCLK ADSP-21467/ADSP-21469 表48. S/PDIF发送器左对齐模式 参数 时序要求 tLJD 左对齐模式下LRCLK到MSB延迟时间 DAI_P20–1 FS 标称值 单位 0 SCLK LEFT/RIGHT CHANNEL DAI_P20–1 SCLK tLJD DAI_P20–1 SDATA MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB 图36. 左对齐模式 S/PDIF发送器输入数据时序 S/PDIF发送器的时序要求如表49所示。输入信号通过SRU 路由至DAI_P20–1引脚。因此，下面提供的时序规格在 DAI_P20–1引脚上有效。 表49. S/PDIF发送器输入数据时序 参数 时序要求 tSISFS1 tSIHFS1 tSISD1 tSIHD1 tSITXCLKW tSITXCLK tSISCLKW tSISCLK 1 最小值 3 3 3 3 9 20 36 80 串行时钟上升沿之前帧同步建立时间 串行时钟上升沿之后帧同步保持时间 串行时钟上升沿之前数据建立时间 串行时钟上升沿之后数据保持时间 发送时钟宽度 发送时钟周期 时钟宽度 时钟周期 最大值 单位 ns ns ns ns ns ns ns ns 串行时钟、数据和帧同步信号可来自任意DAI引脚。串行时钟和帧同步信号也可以通过PCG或SPORT提供。PCG的输入可以是CLKIN或任意DAI引脚。 Rev. A | Page 51 of 72 | December 2011 ADSP-21467/ADSP-21469 SAMPLE EDGE tSITXCLKW tSITXCLK DAI_P20–1 (TxCLK) tSISCLK tSISCLKW DAI_P20–1 (SCLK) tSISFS tSIHFS DAI_P20–1 (FS) tSISD tSIHD DAI_P20–1 (SDATA) 图37. S/PDIF发送器输入时序 过采样时钟(HFCLK)开关特性 S/PDIF发送器有一个过采样时钟。此HFCLK输入经分频产 生双相时钟。 表50. 过采样时钟(HFCLK)开关特性 参数 HFCLK的HFCLK频率 = 384 × 帧同步 HFCLK的HFCLK频率 = 256 × 帧同步 帧速率(FS) 最大值 过采样比 × 帧同步