SEPS225

Synergetic Combination of ASIC & Memory      Version: 0.8  Date: December 07, 2005  SYNCOAM Co., Ltd  SEPS225  128 x 128 Dots, 262K Colors PM‐OLED Display Driver and Controller      1. Product Preview  ▪ 262k colors OLED single chip display driver IC  ▪ Data Interface    ‐ Parallel interface : 68/80series MPU(8/16/18‐bit)    ‐ Serial interface : SPI 4‐wire interface    ‐ RGB interface : 18/16/6‐bit interface  ▪ Driver Output    ‐ 128× RGB columns(384), 128 rows  ▪ Display RAM Capacity    ‐ 128 × 18(RGB) × 128 = 294,912 bits  ▪ Various Instructions Set    ‐ Power save mode    ‐ Reduced current driving available    ‐ Window mode    ‐ Partial display : programmable panel display size    ‐ Vertical scroll & Horizontal panning  ▪ OLED Column Drive    ‐ Driving current control : 8‐bit, 0uA ~ 255uA by 1uA step control    ‐ Pre_charge current control : 8‐bit, 0uA ~ 2040uA by 8uA step control    ‐ Pre_charge time control : programmable pre_charge time(0clock ~ 14clocks) based on  internal oscillator clock     OLED Row Drive  ▪   ‐ Current sink : Max 100mA  ▪ Internal Oscillator Circuit    ‐ Internal / External clock selectable    ‐ Frame rate : 90 frames/sec( 75.0 ~ 150.0 frames/sec adjustable)  ▪ Supply Voltage    ‐ VDD    : 2.4 ~ 3.3V    ‐ VDDH : 8.0 ~ 18.0V  ▪ Package : Au Bumped  ▪ Ordering information  SEPS225T0A  TCP Package  SEPS225F0A  COF Package                  1/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    2. Block Diagram    384 Column Driver 128 x 128 x 18 bits DDRAM Instruction Registers MPU Interface Timing Controller 128 Row Driver RGB Interface Dot Display OSC   Block Diagram                      2/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    3. Pin Description  Pin Name  CPU  PS  CSB  RS  RDB/E  Number  Of Pins  1  1  1  1  1  I/O I  I  I  I  I  Connected  To  VSS or VDD  VSS or VDD  MPU  MPU  MPU  Description  Selects the CPU type  Low : 80‐Series CPU,    High : 68‐Series CPU  Selects parallel/Serial interface type  Low : serial,    High : parallel  Selects the SEPS225.  Low : SEPS225 is selected and can be accessed  High : SEPS225 is not selected and cannot be accessed  Selects the data / command  Low : command,    High : parameter / data  For an 80‐system bus interface, read strobe signal(active low)  For an 68‐system bus interface, bus enable strobe(active high)  When using SPI, fix it to VDD or VSS level  For an 80‐system bus interface, write strobe signal(active low)  For an 68‐system bus interface, read/write select  Low : Write,      High : Read  When using SPI, fix it to VDD or VSS level  Serves as a 18_bit bi‐directional data bus  PS Description  8_bit bus : DB[17:10]  9_bit bus : DB[17:9]  1  16_bit bus : DB[17:10], DB[8:1]  18_bit bus : DB[17:0]  DB[17] SCL : Synchronous clock input  0  DB[16] SDI : Serial data input  DB[15] SDO : Serial data output    Fix unused pins to the VSS level  Fine adjustment for oscillation  Tie 39 ㏀  ohms to OSCA1 between OSCA2  When the external clock mode is selected, OSCA1 is used  external clock input  Reset SEPS225(active low)  SEPS225 Display column outputs  SEPS225 Display row outputs  External Column Driving Power Supply(8V ~ 18V)  Return Ground for VDDH  Logic power supply(2.4V ~ 3.3V)  Logic ground.  Tie 70 ㏀  ohms to VSS  Selects the test mode  Pre_charge R  Pre_charge G  Pre_charge B  OSC Test  Vertical Sync. Output  Vertical Sync. Input when RGB mode is selected  Horizontal Sync. Input when RGB mode is selected  Dot clock Input when RGB mode is selected  Video enable Input when RGB mode is selected  WRB/RWB  1  I  MPU  DB[17:0]  18  I/O MPU  OSCA1  OSCA2  RESETB  S[383:0]  G[127:0]  VDDH  VSSH  VDD  VSS  IREF  TEST1  PRER  PREG  PREB  EXPORT1  VSYNCO  VSYNC  HSYNC  DOTCLK  ENABLE  1  1  1  384  128  4  4  2  2  1  1  1  1  1  1  1  1  1  1  1  I  O  I  O  O  ‐  ‐  ‐  ‐  ‐  I  O  O  O  O  O  I  I  I  I  Oscillation‐  Resistor  MPU  PANEL  PANEL  POWER  POWER  POWER  POWER  Resistor  VSS or VDD  ‐  ‐  ‐  ‐  ‐  ‐  ‐  ‐  ‐      3/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    4. Functional Description    MPU Interface  The SEPS225 has three high‐speed system interface : a 68‐system, an  80‐system 8/9/16/18 bit bus, and a clock  synchronous  serial(SPI  :  Serial  Peripheral  Interface).  Among  the  interface  modes,  a  specific  mode  is  selected  by the setting of PS pin and MEMORY_WRITE_MODE register(16h).  The  SEPS225  has  3‐type  registers  :  an  index  register(IR)  8‐bits,  a  write  data  register(WDR),  and  a  read  data  register(RDR).  The  IR  stores  index  information  for  the  control  registers  and  the  DDRAM.  The  WDR  temporarily stores data to be written into control registers and the DDRAM, and the RDR temporarily stores  data read from the DDRAM.  Data  written  into  the  DDRAM  from  the  MPU  is  first  written  into  the  WDR  and  then  it  is  automatically  written  into  the  DDRAM  by  internal  operation.  Data  is  read  through  the  RDR  when  reading  from  the  DDRAM, and the first read data is invalid and the second and the following data are valid.    Execution  time  for  instruction  excluding  oscillation  start  is  0  clock  cycle  and  instructions  can  be  written  in  succession.    RS  0    0    1    1  80 mode  RDB  0  1  0  1  WRB  1  0  1  0  68 mode  RWB  1  0  1  0  E  1  1  1  1  Reads internal status  Writes indexes into IR  Reads from DDRAM through RDR  Writes into control registers and DDRAM through WDR  Operation                                                      4/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    1) 18‐bit Bus Interface(Index 16h)    DFM1  0  DFM0  0  TRI  x  Operation  18‐bit bus operation        Index/Command Write      DDRAM Read/Write  5/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    2) 16‐bit Bus Interface    DFM1  0  DFM0  1  TRI  x  Operation  16‐bit bus operation        Index/Command Write      DDRAM Read/Write                          6/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    3) 9‐bit Bus Interface    DFM1  1  DFM0  0  TRI  x  Operation  9‐bit bus operation        Index/Command Write      DDRAM Read/Write                            7/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    4) 8‐bit Bus Interface    DFM1  1  1  DFM0  0  1  TRI  0  1  Operation  Dual 8‐bit  Triple 6‐bit        Index/Command Write    DDRAM Write/Read    DDRAM Write/Read (TRI mode)        8/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    5) Clock Synchronized Serial Interface (SPI)  Setting  PS  pin  to  the  “0”  level  allows  clock  synchronized  serial  data(SPI)  transfer,  using  the  chip  select  pin(CSB), RS pin, serial transfer clock pin(SCL) and serial data input(SDI).  When chip is not selected, internal shift register and counter is resets to initial value. Input data through SDI  pin  are  latched  at  the  rising  edge  of  serial  transfer  clock(SCL).  SDI  inputs  are  converted  to  16‐bit  or  18‐bit  data and transferred to memory at the 16th/18th rising edge serial clock, respectively.  Serial data input(SDI) is identified to display data or command by RS pin.    RS  L  H  Function  Command  Parameter/ Data    after  8‐bit  data  transfer,  serial  transfer  clock(SCL)  goes  to  “H”  at  the  non‐access  period.  SDI  and  SCL  signals  are  sensitive  to  external  noise.  To  prevent  miss  operation  chip  selector  state  should  be  released(CSB  =  “H”)  after 8‐bit data transfer as shown in the following.    *Note : When the SPI mode is selected, DB[15] pin must be unconnected.      9/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8                                                10/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    6) RGB Interface  When  the  RGB_IF  register  bit0  is  set  to  “0”,  SEPS225  enters  into  the  RGB  interface  mode  and  DDRAM  write  cycle is synchronized by DOTCLK.      18‐bit RGB interface  The  18‐bit  RGB  interface  is  selected  by  setting  RIM[1:0]  bits  to  “00”.  DDRAM  write  operation  is  Synchronized  with  DOTCLK  and  ENABLE.  Display  data  are  transmitted  to  DDRAM  in  synchronization  with 18‐bit RGB data bus(DB[17:0]) and the data enable(ENABLE).    DDRAM Write          11/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8  16‐bit RGB interface  The  16‐bit  RGB  interface  is  selected  by  setting  RIM[1:0]  bits  to  “01”.  DDRAM  write  operation  is  Synchronized  with  DOTCLK  and  ENABLE.  Display  data  are  transmitted  to  DDRAM  in  synchronization  with 16‐bit RGB data bus(DB[17:10], DB[8:1]) and the data enable(ENABLE).        DDRAM Write    18/16‐bit RGB interface timing  ㄷ      12/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    6‐bit RGB interface  The 6‐bit RGB interface is selected by setting RIM[1:0] bits to “10”. DDRAM write operation is Synchronized  with  DOTCLK  and  ENABLE.  Display  data  are  transmitted  to  DDRAM  in  synchronization  with  6‐bit  RGB  data bus(DB[17:12]) and the data enable(ENABLE).        DDRAM Write      6‐bit RGB interface timing          13/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    DDRAM(Display Data RAM) Addressing  The  DDRAM  stores  pixel  data  for  the  display.  It  is  composed  of  128‐row  by  128‐column  x  18‐bit  addressable  array.  Address  counter  provides  row  and  column  address  to  DDRAM  for  access  display  pixel  data  from  MPU.    Relationship Between DDRAM Address and Display Position  G0  G1  G2  G3  G4  G5  .  .  .  .  .  G122  G123  G124  G125  G126  G127  RD=0                                G127  G126  G125  G124  G123  G122  .  .  .  .  .  G5  G4  G3  G2  G1  G0  RD=1                                00h  01h  02h  03h  04h  05h  .  .  .  .  .  79h  7Ah  7Bh  7Ch  7Eh  7Fh  Column  Data    CD=0        CD=1                  .  .  .  .  .              0      D0    S0    D127    S381              .  .  .  .  .              1    D1    S1    D126    S382  S383 S2    D125             .  .  .  .  .              2    D2              .  .  .  .  .              3    D3        D124     ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐           .  .  .  .  .              ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐   ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐       ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐ ‐                 .  .  .  .  .              124    D124        D3                  .  .  .  .  .              125    D125    S381    D2    S0  S1  S382    D1              .  .  .  .  .              126    D126              .  .  .  .  .              127    D127   S383   D0    S2                                                                RD : Row scan shift direction register bit.  CD : Column data shift direction register bit.                                    14/44      SYNCOAM Co., Ltd.                                                              SEPS225                                                                      Version: 0.8    Window Address Function    When  data  is  written  to  the  on‐chip  DDRAM,  a  window  address‐range  which  is  specified  by  the  horizontal  address  register(start  :  MX1[7:0],  end  :  MX2[7:0])  or  the  vertical  address  register(start  :  MY1[7:0],  end  :  MY2[7:0])  can  be  written  to  consecutively.  Data  is  written  to  addresses  in  the  direction  specified  by  the  HC,  VC(increment/decrement),  and  HV  bit(H  or  V  direction).  When  the  image  data  is  being  written,  data  can  be  written consecutively without thinking of a data wrap by doing this.  The  window  must  be  specified  within  the  DDRAM  address  area  described  below,  Addresses  must  be  set  within the window address.        [Restriction on window address‐range setting]  (horizontal direction) 00h≤ MX1[7:0]