TDA7333NTR

TDA7333N RDS/RBDS processor Features ■ 3rd order high resolution sigma delta converter for MPX sampling ■ Digital decimation and filtering stages ■ Demodulation of european radio data system (RDS) ■ Demodulation of USA radio broadcast data system (RBDS) ■ Automatic group and block synchronization with flywheel mechanism ■ Error detection and correction ■ RAM buffer with a storage capacity of 24 RDS blocks and related status information ■ Programmable interrupt source (RDS block A, B, or D, TA, TA EON) Description ■ I2C/SPI bus interface ■ Input frequency range 4-21 MHz ■ Power down mode The TDA7333N circuit is a RDS/RDBS signal processor, intended for recovering the inaudible RDS/RBDS informations which are transmitted on most FM radio broadcasting stations.. ■ 3.3 V power supply, 0.35 µm CMOS technology Table 1. TSSOP16 Device summary Order code Operating temp. range, °C Package Packing TDA7333N -40 to +85 TSSOP16 Tube TDA7333NTR -40 to +85 TSSOP16 Tape & reel September 2009 Doc ID 12064 Rev 4 1/36 www.st.com 1 Contents TDA7333N Contents 1 2 3 Block diagram and pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 1.2 Pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 Electrical specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 2.1 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 2.2 General interface electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 8 2.3 Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 3.2 Fractional PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 3.3 Sigma delta converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 3.4 Demodulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 3.5 Group and block synchronization module . . . . . . . . . . . . . . . . . . . . . . . . 14 3.6 Flywheel mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 3.7 RAM Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 3.8 Programming through serial bus interface . . . . . . . . . . . . . . . . . . . . . . . . 20 3.9 3.8.1 rds_int register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 3.8.2 rds_qu register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 3.8.3 rds_corrp register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 3.8.4 rds_bd_h register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 3.8.5 rds_bd_l register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 3.8.6 rds_bd_ctrl register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 3.8.7 sinc4reg register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 3.8.8 testreg register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 3.8.9 pllreg4 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 3.8.10 pllreg3 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 3.8.11 pllreg2 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 3.8.12 pllreg1 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 3.8.13 pllreg0 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 I2C transfer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 3.9.1 2/36 Write transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 Doc ID 12064 Rev 4 TDA7333N Contents 3.9.2 3.10 4 Read transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 SPI Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Application notes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 4.1 Typical RDS data transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33 5 Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 6 Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 Doc ID 12064 Rev 4 3/36 List of tables TDA7333N List of tables Table 1. Table 2. Table 3. Table 4. Table 5. Table 6. Table 7. Table 8. 4/36 Device summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 Pin description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 General interface electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 External pins alternate functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 Doc ID 12064 Rev 4 TDA7333N List of figures List of figures Figure 1. Figure 2. Figure 3. Figure 4. Figure 5. Figure 6. Figure 7. Figure 8. Figure 9. Figure 10. Figure 11. Figure 12. Figure 13. Figure 14. Figure 15. Figure 16. Figure 17. Figure 18. Figure 19. Figure 20. Figure 21. Figure 22. Figure 23. Figure 24. Figure 25. Figure 26. Figure 27. Figure 28. Figure 29. Figure 30. Figure 31. Figure 32. Figure 33. Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 Pin connection (top view) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 Fractional PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 Demodulator block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 Group and block synchronization diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14 Example for flywheel mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16 RAM buffer usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18 RAM buffer update depends on “syncw” bit rds_bd_ctrl[0] . . . . . . . . . . . . . . . . . . . . . . . . . 18 RAM buffer states . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 rds_int registe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 rds_qu register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 rds_corrp register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 rds_bd_h registe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 rds_bd_l register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 rds_bd_ctrl register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 sinc4reg register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 testreg register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 pllreg4 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 pllreg3 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 pllreg2 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 pllreg1 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 pllreg0 register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 I2C data transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 I2C write transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 I2C write operation example: write of rds_int and rds_bd_ctrl registers . . . . . . . . . . . . . . . 28 I2C read transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 I2C read access example 1: read of 5 bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29 I2C read access example 2: read of 1 byte. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 SPI data transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30 Write rds_int, rds_bd_ctrl and pll_reg4 registers in SPI mode, reading RDS data and related flags . 31 Read out RDS data and related flags, no update of rds_int and rds_bd_ctrl registers. . . . 31 Write rds_int registers in SPI mode, reading 1 register . . . . . . . . . . . . . . . . . . . . . . . . . . . 32 TSSOP16 mechanical data and package dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 Doc ID 12064 Rev 4 5/36 Block diagram and pin description TDA7333N 1 Block diagram and pin description 1.1 Block diagram Figure 1. 1.2 Block diagram Pin description Figure 2. Pin connection (top view) VDDA 1 16 MPX REF3 2 15 INTN REF2 3 14 CSN REF1 4 13 SA_DATAOUT TDA7333N VSS 5 TM 6 VDDD 7 12 SDA_DATAIN 11 SCL_CLK 10 XTO RESETN 8 6/36 Doc ID 12064 Rev 4 9 XTI TDA7333N Block diagram and pin description Table 2. Pin description Pin # Pin name Function 1 VDDA Analog supply voltage 2 REF3 Reference voltage 3 of A/D converter (2.65 V) 3 REF2 Reference voltage 2 of A/D converter (1.65 V) 4 REF1 Reference voltage 1 of A/D converter (0.65 V) 5 VSS Common ground 6 TM Testmode selection (scan test). Normal mode must be connected to gnd. 7 VDDD 8 RESETN 9 XTI Oscillator input 10 XTO Oscillator output 11 SCL_CLK 12 SDA_DATAIN 13 SA_DATAOUT Slave address in I2C mode, data output in SPI mode Digital supply voltage External reset input (active low) Clock signal for I2C and SPI modes Data line in I2C mode, data input in SPI mode 14 CSN Chip select (1 = I2C mode, 0=SPI mode) 15 INTN Interrupt output (active low), prog. at buff.not empty,buff. full, block A,B,D ,TA, TA EON 16 MPX Multiplex input signal Doc ID 12064 Rev 4 7/36 Electrical specifications TDA7333N 2 Electrical specifications 2.1 Absolute maximum ratings Table 3. Absolute maximum ratings Symbol Parameter Test conditions Min. Typ. Max. Unit VDD 3.3 V power supply voltages - -0.5 - 4 V Vin Input voltage 5 V tolerant inputs -0.5 - 5.5 V Vout Output voltage 5 V tolerant output buffers in tri-state -0.5 - 5.5 V Tstg Storage temperature - -55 - 150 °C VESD ESD withstand voltage Human body model ≥ ±2000 V Machine model ≥ ±200 V Charged device model, corner pins ≥ ±1000 V 2.2 General interface electrical characteristics Table 4. General interface electrical characteristics Symbol Parameter Test conditions Min. Typ. Max. Unit Iil Low level input current Vi = 0 V - - 1 µA Iih High level input current Vi = VDD - - 1 µA Five volt tolerant tri-state output leakage without pull up/down device Vo = 0 V or VDD - - 1 µA Vo = 5.5 V - 1 3 µA IozFT 2.3 Electrical characteristics Tamb = -40 to +85 °C, VDDA/VDDD = 3.0 to 3.6 V, fosc = 8.55 MHz, unless otherwise specified VDDD and VDDA must not differ more than 0.15 V Table 5. Electrical characteristics Symbol Parameter Test conditions Min. Typ. Max. Unit Supply (pin 1,5,7) VDDD Digital supply voltage - 3.0 3.3 3.6 V VDDA Analog supply voltage - 3.0 3.3 3.6 V Normal mode - 14 - mA IDDD Digital supply current Power down mode -